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公開番号2025016793
公報種別公開特許公報(A)
公開日2025-02-04
出願番号2024197292,2023176354
出願日2024-11-12,2020-02-24
発明の名称フィン形ブリッジ領域によって結合された垂直に積み重ねられたナノシートを有するトランジスタ・チャネル
出願人インターナショナル・ビジネス・マシーンズ・コーポレーション,INTERNATIONAL BUSINESS MACHINES CORPORATION
代理人個人,個人
主分類H10D 30/67 20250101AFI20250128BHJP()
要約【課題】中心フィン領域と1つまたは垂直に積み重ねられた複数のナノシートとを含む新規の電界効果トランジスタ(FET)を形成する方法を提供する。
【解決手段】第1の半導体層、第2の半導体層および第1の半導体層と第2の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を形成する方法であって、非平面チャネル領域を形成することは、基板の上にナノシート・スタックを形成すること、ナノシート・スタックの部分を除去することによってトレンチを形成することおよびトレンチの中に第2の半導体層を形成することを含む。第1の半導体層、第2の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。
【選択図】図36
特許請求の範囲【請求項１】
半導体デバイスを形成するための方法であって、前記方法が、
基板の上にナノシート・スタックを形成すること
を含み、前記ナノシート・スタックが、第１の半導体層および第２の半導体層を含み、前記第２の半導体層が第１の材料を含み、前記方法がさらに、
前記第２の半導体層の側壁を凹ませること、および
前記第１の半導体層および前記第２の半導体層中に前記第１の材料を均一に拡散させるように機能可能な温度でアニールすること
を含む方法。
続きを表示（約 750 文字）【請求項２】
アニールする前に、前記第１の半導体層がシリコンを含んでおり、前記第２の半導体層がシリコン・ゲルマニウムを含んでおり、前記第１の材料がゲルマニウムである、請求項１に記載の方法。
【請求項３】
前記第２の半導体層の凹ませた部分が垂直フィンを画定する、請求項１に記載の方法。
【請求項４】
前記第１の半導体層が、前記垂直フィンの側壁から延びるナノシートを含む、請求項３に記載の方法。
【請求項５】
前記垂直フィンおよび前記ナノシートの上にゲートを形成することをさらに含む、請求項４に記載の方法。
【請求項６】
半導体デバイスを形成するための方法であって、前記方法が、
基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成すること
を含み、前記ドープされた半導体層がドーパントを含み、前記方法がさらに、
前記ドープされた半導体層の側壁を凹ませること、および
前記半導体層および前記ドープされた半導体層中に前記ドーパントを均一に拡散させるように機能可能な温度でアニールすること
を含む方法。
【請求項７】
前記半導体層および前記ドープされた半導体層から前記ドーパントを除去することをさらに含む、請求項６に記載の方法。
【請求項８】
前記ドーパントを除去することが水素処理を含む、請求項７に記載の方法。
【請求項９】
前記ドーパントがホウ素を含む、請求項６に記載の方法。
【請求項１０】
前記半導体層および前記ドープされた半導体層の上にゲートを形成することをさらに含む、請求項６に記載の方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は一般に、半導体デバイスの製造方法および結果として生じる構造体に関し、より詳細には、フィン（fin）形ブリッジ領域によって互いに結合された垂直に積み重ねられたナノシート（nanosheet）を有する非平面チャネルを含むように構成された新規の電界効果トランジスタ（ＦＥＴ）構造（architecture）の製造方法および結果として生じる構造体に関する。本明細書では、この新規のＦＥＴおよび非平面チャネル構造が、Ｘ－ＦＥＴデバイス／構造として識別される。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
従来の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）製造技術は、平面電界効果トランジスタ（ＦＥＴ）を構築するためのプロセス・フローを含む。平面ＦＥＴは、基板（シリコン・スラブ（silicon slab）とも呼ばれる）と、基板の上に形成されたゲートと、ゲートの両端に形成されたソースおよびドレイン領域と、ゲートの下の基板の表面近くのチャネル領域とを含む。チャネル領域は、ソース領域をドレイン領域に電気的に接続し、ゲートは、チャネル内の電流を制御する。ゲート電圧は、ドレインからソースへの経路が開路（「オフ」）であるのかまたは抵抗経路（「オン」）であるのかを制御する。
【０００３】
近年、研究は、横方向デバイスよりも大きなデバイス密度、高い電力効率およびある種の高い性能を達成するための非平面トランジスタ構造の開発に向けられている。例えば、ナノシート型電界効果トランジスタ（nanosheet-type field effect transistor）（ＮＳＦＥＴ）として知られている非平面トランジスタ構造では、それぞれのナノシートの周囲全体をゲート・スタックが取り巻いている。これらの非平面構造は、いくつかの平面デバイスと比べたときに、チャネル領域のより完全な空乏を提供することができ、より急なサブスレッショルド・スイング（subthreshold swing）（ＳＳ）およびより小さなドレイン誘起障壁降下（drain induced barrier lowering）（ＤＩＢＬ）に起因する短チャネル効果を低減させることができる。ＮＳＦＥＴ（時にゲートオールアラウンド（gate-all-around）（ＧＡＡ）トランジスタと呼ばれる）で使用されるラップアラウンド・ゲート構造体およびソース／ドレイン・コンタクトはさらに、駆動電流が増大したときであっても、活性領域の漏れ電流および寄生容量のより優れた管理を可能にすることができる。
【発明の概要】
【０００４】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、第１の半導体層、第２の半導体層、および第１の半導体層と第２の半導体層との間のフィン形ブリッジ層を有する非平面チャネル領域を形成することを含む。非平面チャネル領域を形成することは、基板の上にナノシート・スタックを形成すること、ナノシート・スタックの部分を除去することによってトレンチを形成すること、およびトレンチの中に第３の半導体層を形成することを含み得る。第１の半導体層、第２の半導体層およびフィン形ブリッジ領域の外表面は、非平面チャネル領域の有効チャネル幅を規定する。
【０００５】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板上に半導体層を形成することを含む。半導体層の隣に、交互に積み重ねられた酸化物層と窒化物層とのスタックを形成し、酸化物層を除去して半導体層の側壁を露出させる。この方法はさらに、露出させた半導体層の側壁を凹ませて、半導体層の垂直部分および１つまたは複数の水平部分を画定することを含む。
【０００６】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、第１の半導体層および第２の半導体層を含む。第２の半導体層は第１の材料を含む。この方法はさらに、第２の半導体層の側壁を凹ませること、および第１の半導体層および第２の半導体層中に第１の材料を均一に拡散させるように機能可能な温度でアニールすることを含む。
【０００７】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に、交互に積み重ねられた半導体層とドープされた半導体層とのスタックを形成することを含む。ドープされた半導体層はドーパントを含む。この方法はさらに、ドープされた半導体層の側壁を凹ませること、および半導体層およびドープされた半導体層中にドーパントを均一に拡散させるように機能可能な温度でアニールすることを含む。
【０００８】
本発明の実施形態は、半導体構造体を対象としている。この構造体の非限定的な例は、基板の上のチャネル領域を含む。チャネル領域は、垂直フィンおよび１つまたは垂直に積み重ねられた複数のナノシートを含む。１つまたは垂直に積み重ねられた複数のそれぞれのナノシートは、垂直フィンの側壁から延びている。チャネル領域の上にゲートが形成されている。ゲートは、垂直フィンの側壁、ならびに１つまたは垂直に積み重ねられた複数のそれぞれのナノシートの頂面および底面と接触している。
【０００９】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上にナノシート・スタックを形成することを含む。ナノシート・スタックは、１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層を含む。この１つまたは複数の第１の半導体層および１つまたは複数の第１の犠牲層の部分を除去することによってトレンチを形成する。トレンチは、１つまたは複数の第１の犠牲層のうちの一番下の犠牲層の表面を露出させる。この方法はさらに、このトレンチに、１つまたは複数の第２の半導体層および１つまたは複数の第２の犠牲層を、１つまたは複数のそれぞれの第２の半導体層が１つまたは複数の第１の半導体層のうちの１つの第１の半導体層の側壁と接触するように充填することを含む。
【００１０】
本発明の実施形態は、半導体デバイスを形成する方法を対象としている。この方法の非限定的な例は、基板の上に第１のチャネル領域を形成することを含む。第１のチャネル領域は、第１の垂直フィンおよび第１の垂直フィンの側壁から延びる第１のナノシートを含む。第１のチャネル領域の上に第２のチャネル領域を形成する。第２のチャネル領域は、第２の垂直フィンおよび第２の垂直フィンの側壁から延びる第２のナノシートを含む。第１のチャネル領域および第２のチャネル領域の上にゲートを形成する。ゲートは、第１のチャネル領域の一番上の表面および第２のチャネル領域の一番下の表面と接触する。
（【００１１】以降は省略されています）

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