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公開番号2025015762
公報種別公開特許公報(A)
公開日2025-01-30
出願番号2024201387,2022561657
出願日2024-11-19,2021-04-13
発明の名称3Dデバイスの検査およびレビューのための電子ビームシステム
出願人ケーエルエーコーポレイション
代理人弁理士法人YKI国際特許事務所
主分類H01L 21/66 20060101AFI20250123BHJP(基本的電気素子)
要約【課題】電子ビームを生成するための改善されたシステムおよび方法を提供する。
【解決手段】3Dデバイスのウェハ検査およびレビューのための電子ビームシステムが、最大20ミクロンの焦点深度を提供する。数百から数千電子ボルトの低い着陸エネルギーでウェハ表面またはサブミクロン台前半の表面欠陥を検査およびレビューするために、3つの磁界偏向器を備えたウィーンフィルタ不使用のビーム分離光学系を、エネルギーを増強する上部ウェーネルト電極と共に使用することができ、それによって対物レンズの球面収差係数と色収差係数が低減される。
【選択図】図6(a)
特許請求の範囲【請求項１】
電子ビームを生成する電子ビーム源と、
前記電子ビームの光路上に配設されたビーム制限絞りと、
前記電子ビームの光路上に配設された下部電極と、
前記電子ビームの光路上の、前記下部電極と前記ビーム制限絞りの間に配設された上部電極と、
前記上部電極の、前記下部電極に面した表面に配設された環状検出器と、
前記電子ビームの光路上の、前記上部電極と前記ビーム制限絞りの間に配設された磁界集束レンズであって、磁極片と集束レンズコイルとを含む磁界集束レンズと、
前記電子ビームの光路上の、前記上部電極と前記集束レンズの間に配設された偏向器と、
前記電子ビームの光路上の、前記偏向器と前記上部電極の間に配設された磁界対物レンズコイルと、
前記電子ビームの光路上に配設された接地管であって、その周囲に前記磁界対物レンズコイルが配設された接地管と、
を含み、
焦点深度が相対的に小さい高分解能（ＲＥＳ）モードと、焦点深度が相対的に大きい低分解能モードの２つのモードを有し、前記高分解能モードでは、前記磁界集束レンズは、最適な開口数を形成するように電子ビームを集束させ、前記低分解能モードでは、前記磁界集束レンズは、より小さい開口数を形成するように電子ビームを集束させて３ＤＮＡＮＤ、３ＤＤＲＡＭ、ディープトレンチロジックの少なくともいずれかを含む高ＡＲデバイスの検査およびレビューを実行するシステム。
続きを表示（約 1,400 文字）【請求項２】
前記電子ビームの光路上の、前記集束レンズと前記ビーム制限絞りの間に配設された絞りをさらに備える、請求項１に記載のシステム。
【請求項３】
前記電子ビーム源が、半径１μｍ未満の先端を含む、請求項１に記載のシステム。
【請求項４】
前記偏向器が磁界偏向器またはウィーンフィルタである、請求項１に記載のシステム。
【請求項５】
前記偏向器が磁界偏向器であり、上部磁界偏向器および中間磁界偏向器をさらに備え、前記上部磁界偏向器が、前記電子ビームの光路上の、前記偏向器と前記磁界集束レンズの間に配設され、前記中間磁界偏向器が、前記電子ビームの光路上の、前記上部磁界偏向器と前記磁界偏向器の間に配設される、請求項４に記載のシステム。
【請求項６】
前記上部磁界偏向器が、前記電子ビームを前記中間磁界偏向器に向かって偏向させるように構成され、前記中間磁界偏向器が、前記電子ビームを前記上部磁界偏向器の偏向方向と反対の方向に、前記磁界偏向器に向かって偏向させるように構成され、前記磁界偏向器が、前記接地管へと、前記電子ビームを偏向させ前記光路に沿ってコリメートするように構成される、請求項５に記載のシステム。
【請求項７】
前記磁界偏向器、前記上部磁界偏向器、および前記中間磁界偏向器のそれぞれが、回転対称である８つの磁極片を有する、請求項５に記載のシステム。
【請求項８】
前記中間磁界偏向器と前記磁界偏向器の間に配設されたサイド検出器をさらに備え、前記サイド検出器が、少なくとも２次電子を収集するように構成される、請求項５に記載のシステム。
【請求項９】
前記中間磁界偏向器と前記磁界偏向器の間に配設された電子ビームベンダをさらに備え、前記電子ビームベンダが、前記サイド検出器において後方散乱電子から２次電子を取り除くように構成される、請求項８に記載のシステム。
【請求項１０】
電子ビーム源で電子ビームを生成することと、
前記電子ビームをビーム制限絞りを介して方向付けることと、
前記電子ビームを、その光路に沿って前記ビーム制限絞りの下流に配設された磁界集束レンズを介して方向付けることと、
前記電子ビームを、その光路に沿って前記磁界集束レンズの下流に配設された偏向器を介して方向付けることと、
前記電子ビームを対物レンズを介して方向付けることであって、前記対物レンズが接地管、上部電極、および下部電極を含むことと、
前記電子ビームを前記下部電極からウェハの表面に向かって方向付けることと、
前記ウェハからの後方散乱電子を、前記上部電極の表面に配設された環状検出器において受け取ることであって、前記上部電極の前記表面が前記下部電極に面していることと、
含み、
焦点深度が相対的に小さい高分解能（ＲＥＳ）モードと、焦点深度が相対的に大きい低分解能モードの２つのモードを有し、前記高分解能モードでは、前記磁界集束レンズは、最適な開口数を形成するように電子ビームを集束させ、前記低分解能モードでは、前記磁界集束レンズは、より小さい開口数を形成するように電子ビームを集束させて３ＤＮＡＮＤ、３ＤＤＲＡＭ、ディープトレンチロジックの少なくともいずれかを含む高ＡＲデバイスの検査およびレビューを実行する方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、電子ビームシステムに関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
関連出願の相互参照
本願は、２０２０年４月１５日に出願され、米国出願番号６３／０１０，０９７が付与された仮特許出願に対する優先権を主張し、その開示を参照によりここに援用する。
【０００３】
半導体製造業界の発展により、歩留まり管理、とりわけ計測および検査のシステムに課せられる要求が大きくなっている。パターンの線幅（ＣＤ、ＣｒｉｔｉｃａｌＤｉｍｅｎｓｉｏｎ）の微細化が進む中、歩留まりが高く高価値の製造を達成するため、時間についても短縮することが求められる。歩留まり上の問題を検出してからそれを修正するまでの総所要時間を最小限にすることが、半導体メーカの投資利益率を左右する。
【０００４】
ロジックデバイスやメモリデバイスなどの半導体デバイスの製造は、その半導体デバイスの様々な機能や複数の階層を形成するために、典型的には、１枚の半導体ウェハを多数の製造プロセスで処理することを含んでいる。例えば、リソグラフィとは、レチクルから、半導体ウェハ上に配置されたフォトレジストへの、パターンの転写に関わる一半導体製造プロセスである。半導体製造プロセスの例には他にも、化学機械研磨（ＣＭＰ）、エッチング、成膜、およびイオン注入が含まれるが、これらに限定されない。単一の半導体ウェハ上に製造された複数の半導体デバイスの配列は、個々の半導体デバイスに切り離され得る。
【０００５】
製造プロセスの歩留まりを高め、利益を高めるために、半導体製造の様々な段階で検査プロセスが使用されて、ウェハ上の欠陥を検出する。検査は、集積回路（ＩＣ）などの半導体デバイスの製造において常に重要な役割を果たしてきた。しかしながら、半導体デバイスの寸法が縮小するにつれて、より小さな欠陥がデバイス不良の原因となり得ることから、適格の半導体デバイスを順調に製造するために、検査がいっそう重要になる。例えば、半導体デバイスの寸法が縮小するにつれて、比較的小さい欠陥でさえも半導体デバイスに望ましくない逸脱を引き起こし得るため、さらに微小な欠陥の検出が必要になっている。
【０００６】
しかしながら、デザインルールが縮小するにつれて、半導体製造プロセスはその性能の限界にいっそう近づいて稼働している可能性がある。それに加えて、デザインルールが縮小するにつれて、より小さい欠陥がデバイスの電気的パラメータに影響する可能性があり、それによって検査がさらに繊細になっていく。デザインルールが縮小するにつれて、潜在的に歩留まりに関連する欠陥の、検査で検出される数が劇的に増加し、検査で検出される有害な欠陥の数もまた、劇的に増加する。したがって、ウェハ上でより多くの欠陥が検出され得る。全ての欠陥をなくすようにプロセスを修正することは、困難でありコストがかかり得る。デバイスの電気的パラメータおよび歩留まりに実際に影響を与える欠陥を判定すれば、プロセス制御方法ではそれらの欠陥に集中し、それ以外の欠陥をほぼ無視することができる。さらに、いっそう小さなデザインルールでは、プロセス起因の不良が時として、システマチックなものになる傾向がある。つまり、このプロセス起因の不良は、所定の設計パターンのところで発生する傾向がある。こういった設計パターンは、１つの設計内に数多く含まれる繰り返しパターンであることが多い。空間的にシステマチックな、電気関連の欠陥をなくすことは、歩留まりに影響し得る。
【０００７】
集積回路の製造に使用するシリコンウェハなどの部材の微細構造を作成または検査するには、一般に、集束電子ビームシステムが使用される。この電子ビームは、電子銃のエミッタから放出された電子で形成され、微細構造の検査のためウェハと相互作用する際に、微細なプローブとして機能する。
【０００８】
ナノ加工の２Ｄ平面プロセスは、半導体チップの発展に対応しようと試みるも、ＩＣ集積密度の高まりに伴う物理的な影響に起因したボトルネックに直面している。この２Ｄプロセスの欠点に対処するために、チップ加工の３Ｄ立体プロセスが開発された。３Ｄナノ加工プロセスの開発で重要なものが、３ＤＮＡＮＤフラッシュメモリの設計と製造である。図１は、３ＤＮＡＮＤフラッシュメモリの概略図を示す。図２は、図１の断面図であり、３ＤＮＡＮＤフラッシュメモリデバイス内の積層されたビットとメモリホールをモデル化したものである。３ＤＮＡＮＤフラッシュデバイスは、基板上に形成された多数の積層された薄膜（例えば、ＳｉおよびＳｉＯ
２
薄膜）と、メモリホール（またはチャネルホール）とを含む。Ｓｉ薄膜はＳｉＯ
２
薄膜と共にＮＡＮＤデバイスの１層を形成し、この積層された薄膜の１層が１つのメモリホールと共にＮＡＮＤフラッシュの１ビットを形成する。現在、９６層のＮＡＮＤフラッシュが市場に出回っており、近い将来には１２８層および最大２５６層のＮＡＮＤフラッシュデバイスが市場に出る予定である。
【０００９】
９６層のＮＡＮＤは、ＳｉおよびＳｉＯ
２
の薄膜が１９２枚必要である。一般に使用される８ＧＢのＮＡＮＤフラッシュには、約８，３００万個のメモリホールが必要である（８ｅ９／９６＝８．３ｅ７）。完全なウェハを見ると、数千億のメモリホールがある。これらのメモリホールは全て、図２に示されているように、ナノエッチング技術で生成される。エッチング結果が良ければ、図２（ｃ）のようなメモリホールが形成されるはずである。しかし、技術の限界により、数百層の深さを有する数千億個のメモリホールの均一性の高いエッチング結果が常に得られるとは限らない。例えば、いくつかのメモリホールは、図２の（ａ）および（ｂ）のように、オーバエッチングまたはアンダーエッチングされ得る。他のメモリホールは、それぞれ図２の（ｄ）または（ｅ）のように、エッチング後に欠陥が残るか、または傾いてエッチングされ得る。したがって、３ＤＮＡＮＤフラッシュメモリを開発するには、これらの数千億個のメモリホールの電子ビームによるウェハ検査およびレビューが必要になり得る。
【００１０】
図３は、集束電子ビームを使用して３ＤＮＡＮＤメモリホールを検査するモデルを示している。３ＤＮＡＮＤフラッシュによるメモリホールは、非常に高いアスペクト比（ＡＲ）が特徴である。ＡＲは、穴の深さＨに対する穴の直径Ｄの比率として定義される。例えば、Ｄ＝０．１μｍ、Ｈ＝２０μｍの場合、ＡＲ＝１：２００となる。Ｈ＝２０μｍという値は、１００層のＮＡＮＤフラッシュにとって、各薄膜の厚さがわずか０．１μｍであることを意味する。
（【００１１】以降は省略されています）

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