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公開番号2025015342
公報種別公開特許公報(A)
公開日2025-01-30
出願番号2023118695
出願日2023-07-20
発明の名称ニューラルネットワーク回路
出願人LeapMind株式会社
代理人個人,個人,個人,個人
主分類G06F 17/10 20060101AFI20250123BHJP(計算;計数)
要約【課題】IoT機器などの組み込み機器に組み込み可能かつ高効率なニューラルネットワーク回路およびニューラルネットワーク演算方法を提供する。
【解決手段】ニューラルネットワーク回路は、入力データに対して畳み込み演算を行う畳み込み演算回路を備え、前記入力データは、x軸方向、y軸方向およびc軸方向に要素を有する3次以上のテンソルであり、前記畳み込み演算回路は、xy軸方向に畳み込み演算を実行する第一演算器アレイと、前記第一演算器アレイの出力に対してc軸方向の畳み込み演算を実行する第二演算器アレイとを有する。
【選択図】図12

特許請求の範囲【請求項１】
入力データに対して畳み込み演算を行う畳み込み演算回路を備え、
前記入力データは、ｘ軸方向、ｙ軸方向およびｃ軸方向に要素を有する３次以上のテンソルであり、
前記畳み込み演算回路は、
ｘｙ軸方向に畳み込み演算を実行する第一演算器アレイと、
前記第一演算器アレイの出力に対してｃ軸方向の畳み込み演算を実行する第二演算器アレイと、
を有する、
ニューラルネットワーク回路。
続きを表示（約 950 文字）【請求項２】
前記畳み込み演算回路に入力される前記入力データは、前記ｃ軸方向において第一サイズにより分割され、
前記第一演算器アレイは、少なくとも前記第一サイズと同数の第一積和ユニットを有する、
請求項１に記載のニューラルネットワーク回路。
【請求項３】
前記入力データは、前記ｘ軸方向、前記ｙ軸方向、前記ｃ軸方向およびｄ軸方向に要素を有する４次以上のテンソルであり、
前記畳み込み演算回路に入力される前記入力データは、前記ｄ軸方向において第二サイズにより分割され、
前記第二演算器アレイは、少なくとも前記第二サイズと同数の第二積和ユニットを有する、
請求項１または請求項２に記載のニューラルネットワーク回路。
【請求項４】
前記第一積和ユニットは、前記入力データが入力される入力レジスタと、前記入力データの前記ｘ軸方向および前記ｙ軸方向の複数の要素を演算する積和演算ユニットと、を有する、
請求項２に記載のニューラルネットワーク回路。
【請求項５】
前記入力レジスタは、前記ｘ軸方向に連続するラインデータを格納し、前記ｙ軸方向に所定のライン数分だけ離れた前記ラインデータを格納する、
請求項４に記載のニューラルネットワーク回路。
【請求項６】
前記畳み込み演算回路には、前記第一演算器アレイが前記畳み込みに用いる第一重みと、前記第二演算器アレイが前記畳み込み演算に用いる第二重みと、が入力される、
請求項１に記載のニューラルネットワーク回路。
【請求項７】
前記第二重みのビット精度は、前記第一重みのビット精度よりも低い、
請求項６に記載のニューラルネットワーク回路。
【請求項８】
ｘ軸方向、ｙ軸方向およびｃ軸方向に要素を有する３次以上のテンソルである入力データに対して畳み込み演算する演算方法であって、
ｘｙ軸方向に畳み込み演算を実行する第一演算工程と、
前記第一演算工程の出力に対してｃ軸方向の畳み込み演算を実行する第二演算工程と、
を有する、
ニューラルネットワーク演算方法。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ニューラルネットワーク回路に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
近年、畳み込みニューラルネットワーク（ＣｏｎｖｏｌｕｔｉｏｎａｌＮｅｕｒａｌＮｅｔｗｏｒｋ：ＣＮＮ）が画像認識等のモデルとして用いられている。ＩｏＴ機器などの組み込み機器に組み込み可能なニューラルネットワーク回路が用いられている（特許文献１など）。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１６８０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩｏＴ機器などの組み込み機器に組み込み可能なニューラルネットワーク回路において、ニューラルネットワーク演算をより効率よく実行できるニューラルネットワーク回路が望まれている。
【０００５】
上記事情を踏まえ、本発明は、ＩｏＴ機器などの組み込み機器に組み込み可能かつ高効率なニューラルネットワーク回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の第一の態様に係るニューラルネットワーク回路は、入力データに対して畳み込み演算を行う畳み込み演算回路を備え、前記入力データは、ｘ軸方向、ｙ軸方向およびｃ軸方向に要素を有する３次以上のテンソルであり、前記畳み込み演算回路は、ｘｙ軸方向に畳み込み演算を実行する第一演算器アレイと、前記第一演算器アレイの出力に対してｃ軸方向の畳み込み演算を実行する第二演算器アレイとを有する。
【発明の効果】
【０００７】
本発明のニューラルネットワーク回路は、ＩｏＴ機器などの組み込み機器に組み込み可能かつ高効率である。
【図面の簡単な説明】
【０００８】
畳み込みニューラルネットワークを示す図である。
同畳み込みニューラルネットワークの畳み込み層が行う畳み込み演算を説明する図である。
同畳み込み演算のデータの分割を説明する図である。
第一実施形態に係るニューラルネットワーク回路の全体構成を示す図である。
同ニューラルネットワーク回路のニューラルネットワーク演算コアの全体構成を示す図である。
同ニューラルネットワーク演算コアの動作例を示すタイミングチャートである。
同ニューラルネットワーク演算コアの他の動作例を示すタイミングチャートである。
ニューラルネットワーク演算マルチコアを示す図である。
同ニューラルネットワーク回路のＤＭＡＣの内部ブロック図である。
同ＤＭＡＣの制御回路のステート遷移図である。
同ニューラルネットワーク回路の畳み込み演算回路の内部ブロック図である。
同畳み込み演算回路の乗算器の内部ブロック図である。
同乗算器の第一積和ユニットの内部ブロック図である。
同乗算器の第二積和ユニットの内部ブロック図である。
同第二積和ユニットの積和演算ユニットの内部ブロック図である。
同畳み込み演算回路のアキュムレータ回路の内部ブロック図である。
同アキュムレータ回路のアキュムレータユニットの内部ブロック図である。
同ニューラルネットワーク回路の量子化演算回路の内部ブロック図である。
同量子化演算回路のベクトル演算回路と量子化回路の内部ブロック図である。
同ベクトル演算回路の演算ユニットのブロック図である。
同量子化回路の量子化ユニットの内部ブロック図である。
【発明を実施するための形態】
【０００９】
（第一実施形態）
本発明の第一実施形態について、図１から図２１を参照して説明する。
図１は、畳み込みニューラルネットワーク２００（以下、「ＣＮＮ２００」という）を示す図である。第一実施形態に係るニューラルネットワーク回路１００（以下、「ＮＮ回路１００」という）が行う演算は、推論時に使用する学習済みのＣＮＮ２００の少なくとも一部である。
【００１０】
［ＣＮＮ２００］
ＣＮＮ２００は、畳み込み演算を行う畳み込み層２１０と、量子化演算を行う量子化演算層２２０と、出力層２３０と、を含む多層構造のネットワークである。ＣＮＮ２００の少なくとも一部において、畳み込み層２１０と量子化演算層２２０とが交互に連結されている。ＣＮＮ２００は、画像認識や動画認識に広く使われるモデルである。ＣＮＮ２００は、全結合層などの他の機能を有する層（レイヤ）をさらに有してもよい。
（【００１１】以降は省略されています）

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