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公開番号2024174973
公報種別公開特許公報(A)
公開日2024-12-17
出願番号2024154495,2020560637
出願日2024-09-09,2019-12-10
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H03K 19/094 20060101AFI20241210BHJP(基本電子回路)
要約【課題】単極性トランジスタを用いるが定常電流を流さずにハイ、ローレベルを表す半導体装置を提供する。
【解決手段】半導体装置10において、第4トランジスタ14はソース又はドレインの一方が第1配線VSS_INと接続し、他方は第2トランジスタ12のソース又はドレインの一方、第2容量素子C12の一方の端子及び第3トランジスタ13のゲートと接続し、ゲートが第1入力端子SI_IN、第1容量素子C11の一方の端子及び第1トランジスタ11のゲートと接続する。第2トランジスタはゲートが第2入力端子SIB_INと接続する。第1トランジスタはソース又はドレインの一方が第1配線と接続し、他方が第1容量素子の他方の端子、第2容量素子の他方の端子、第3トランジスタのソース又はドレインの一方及び出力端子SO_OUTと接続し、第2、第3トランジスタの夫々ソース又はドレインの他方が第2配線VDD_INと接続する。
【選択図】図1
特許請求の範囲【請求項１】
ｎチャネル型である第１のトランジスタ乃至第７のトランジスタと、
第１の容量素子乃至第３の容量素子と、
第１の配線及び第２の配線と、
第１の入力端子乃至第４の入力端子と、
出力端子と、を有し、
ＮＯＲ回路としての機能を有する半導体装置であって、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第１のトランジスタのソース又はドレインの他方は、前記出力端子と常に導通しており、
前記第１のトランジスタのゲートは、前記第１の入力端子と常に導通しており、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第２のトランジスタのソース又はドレインの他方は、前記出力端子と常に導通しており、
前記第２のトランジスタのゲートは、前記第２の入力端子と常に導通しており、
前記第３のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと常に導通しており、
前記第３のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの一方と常に導通しており、
前記第３のトランジスタのゲートは、前記第３の入力端子と常に導通しており、
前記第４のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第４のトランジスタのゲートは、前記第４の入力端子と常に導通しており、
前記第５のトランジスタのソース又はドレインの一方は、前記出力端子と常に導通しており、
前記第５のトランジスタのソース又はドレインの他方は、前記第２の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第６のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと常に導通しており、
前記第６のトランジスタのゲートは、前記第１の入力端子と常に導通しており、
前記第７のトランジスタのソース又はドレインの一方は、前記第１の配線と常に導通しており、
前記第７のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと常に導通しており、
前記第７のトランジスタのゲートは、前記第２の入力端子と常に導通しており、
前記第１の容量素子の第１の電極は、前記第１の入力端子と常に導通しており、
前記第１の容量素子の第２の電極は、前記出力端子と常に導通しており、
前記第２の容量素子の第１の電極は、前記第２の入力端子と常に導通しており、
前記第２の容量素子の第２の電極は、前記出力端子と常に導通しており、
前記第３の容量素子の第１の電極は、前記第５のトランジスタのゲートと常に導通しており、
前記第３の容量素子の第２の電極は、前記出力端子と常に導通している、
半導体装置。
続きを表示（約 460 文字）【請求項２】
請求項１において、
前記第１の配線には、第１の電位が供給され、
前記第２の配線には、第２の電位が供給され、
前記第２の電位は、前記第１の電位より、高い電位であり、
前記第１の入力端子には、第１の信号が入力され、
前記第２の入力端子には、第２の信号が入力され、
前記第３の入力端子には、第３の信号が入力され、
前記第４の入力端子には、第４の信号が入力され、
前記第３の信号は、前記第１の信号の論理が反転された信号であり、
前記第４の信号は、前記第２の信号の論理が反転された信号である、
半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１のトランジスタ乃至前記第７のトランジスタは、チャネル形成領域に金属酸化物を有する、
半導体装置。
【請求項４】
請求項３において、
前記金属酸化物は、インジウム及び亜鉛の少なくとも一方を含む、
半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一形態は、単極性トランジスタを用いて構成された論理回路に関する。
続きを表示（約 1,800 文字）【０００２】
また、本発明の一形態は、半導体装置に関する。本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、集積回路を備えた電子機器は、半導体装置の一例である。
【０００３】
なお、本発明の一形態は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【背景技術】
【０００４】
ハイレベルまたはローレベル（ＨｉｇｈまたはＬｏｗ、ＨまたはＬ、１または０、等と表される場合がある）で表されるデジタル信号を扱う回路（デジタル回路、論理回路、ともいう）として、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）回路が広く使われている。
【０００５】
多くの場合、論理回路には高電源電位と低電源電位が供給され、ハイレベルは高電源電位を用いて表され、ローレベルは低電源電位を用いて表される。また、ＣＭＯＳ回路は、例えば、単結晶シリコン基板に形成された、ｎチャネル型トランジスタとｐチャネル型トランジスタを用いて構成される。
【０００６】
ＣＭＯＳ回路は、高電源電位と低電源電位との間に、ｎチャネル型トランジスタとｐチャネル型トランジスタが直列接続された回路構成を有し、ｎチャネル型トランジスタが導通状態のときｐチャネル型トランジスタは非導通状態であり、ｎチャネル型トランジスタが非導通状態のときｐチャネル型トランジスタは導通状態である。すなわち、ハイレベルまたはローレベルが決定した後は、高電源電位から低電源電位に貫通電流が流れない（トランジスタのオフ電流等を除く）特徴を有する。
【０００７】
ここで、ｎチャネル型トランジスタとｐチャネル型トランジスタの双方を作製できない場合、または、コスト削減などのためにトランジスタ作製工程を削減したい場合等において、ｎチャネル型トランジスタまたはｐチャネル型トランジスタの一方のみ（単極性トランジスタ、単チャネルトランジスタ、ともいう）を用いて、論理回路が構成される場合がある。
【０００８】
例えば、特許文献１および特許文献２には、単極性トランジスタを用いて構成された半導体装置や表示装置の駆動回路の例が開示されている。特許文献１および特許文献２では、高電源電位と低電源電位との間に単極性トランジスタ２個を直列接続し、第１信号と、第１信号の論理（ハイレベルまたはローレベル）が反転された第２信号が、それぞれトランジスタのゲートに入力され、高電源電位から低電源電位に貫通電流が流れない回路構成を有している。第１信号と、第１信号の論理が反転された第２信号を用いる方法は、デュアルレール（ｄｕａｌｒａｉｌ）と呼ばれる場合がある。
【０００９】
また、特許文献１および特許文献２では、出力信号のハイレベルまたはローレベルの一方が、高電源電位または低電源電位に達しない問題を、出力端子と一方のトランジスタのゲートとの間に、容量を設けることで解決している。出力端子と一方のトランジスタのゲートとの間に容量を設ける方法は、ブートストラップ（ｂｏｏｔｓｔｒａｐ）と呼ばれる場合がある。
【００１０】
一方、チャネル形成領域に金属酸化物を有するトランジスタ（酸化物半導体トランジスタ、ＯＳトランジスタ、ともいう）が近年注目されている。ＯＳトランジスタとしては、ｎチャネル型トランジスタが実用化されており、オフ電流が非常に小さい、ソースとドレインとの間に高い電圧を印加できる（耐圧が高い、ともいう）、薄膜トランジスタであり積層して設けることができる、等の特徴を有する。また、ＯＳトランジスタは、高温環境下でもオフ電流が増加しにくい、高温環境下でもオン電流とオフ電流の比が大きい、という特徴を有し、ＯＳトランジスタを用いて構成された半導体装置は信頼性が高い。
（【００１１】以降は省略されています）

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