特許ウォッチ

公開番号2024137050
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023048404
出願日2023-03-24
発明の名称半導体回路、メモリシステム、及び情報処理システム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 19/0175 20060101AFI20240927BHJP(基本電子回路)
要約【課題】半導体回路の特性を向上する。
【解決手段】実施形態の半導体回路は、第1の入力端子に接続されたゲートを有する第1のトランジスタと、第1及び第2のノードに接続された第1の誘導素子と、第1及び第3のノードに接続された第2の誘導素子と、第3及び第4のノードに接続された第3の誘導素子と、第2及び第4のノードに接続された第1の容量素子と、第3のノードに接続された第1の出力端子と、第2の入力端子に接続された第2のゲートを有する第2のトランジスタと、第5及び第6のノードに接続された第4の誘導素子と、第5及び第7のノードに接続された第5の誘導素子と、第7及び第8のノードに接続された第6の誘導素子と、第6及び第8のノードに接続された第2の容量素子と、第2及び第6のノード間に接続された第1の抵抗素子と、第7のノードに電気的に接続された第2の出力端子と、を含む。
【選択図】図3
特許請求の範囲【請求項１】
第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを有する第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する半導体回路。
続きを表示（約 2,500 文字）【請求項２】
前記第４のノードに電気的に接続された一端と、第１の電圧が供給されるように構成された第１の電源線に電気的に接続された他端と、を含む第２の抵抗素子と、
前記第８のノードに電気的に接続された一端と、前記第１の電源線に電気的に接続された他端と、を含む第３の抵抗素子と、
前記第１のトランジスタの他端に電気的に接続された一端と、前記第１の電圧より低い第２の電圧が供給されるように構成された第２の電源線に電気的に接続された他端と、を含む第１の電流源と、
前記第２のトランジスタの他端に電気的に接続された一端と、前記第２の電源線に電気的に接続された他端と、を含む第２の電流源と、
前記第１のトランジスタの前記他端と前記第２のトランジスタの前記他端との間に電気的に接続され、複数の第４の抵抗素子と複数の第３の容量素子とを含む第１の回路と、
をさらに具備する請求項１に記載の半導体回路。
【請求項３】
前記第１の抵抗素子は、第１の抵抗値を有し、
前記第２及び第３の抵抗素子の各々は、第２の抵抗値を有し、
前記第１及び第２の入力信号の信号値は、前記第１及び第２の抵抗値に基づく増幅率によって、前記第１及び第２の出力信号の信号値にそれぞれ増幅される、
請求項２に記載の半導体回路。
【請求項４】
前記第１の誘導素子及び前記第２の誘導素子は、第１の結合係数によって、電磁気的に結合し、
前記第２の誘導素子及び前記第３の誘導素子は、第２の結合係数によって、電磁気的に結合し、
前記第１の誘導素子及び前記第３の誘導素子は、第３の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第５の誘導素子は、前記第１の結合係数によって、電磁気的に結合し、
前記第５の誘導素子及び前記第６の誘導素子は、前記第２の結合係数によって、電磁気的に結合し、
前記第４の誘導素子及び前記第６の誘導素子は、前記第３の結合係数によって、電磁気的に結合する、
請求項１に記載の半導体回路。
【請求項５】
前記第１及び第２の入力信号は、差動の入力信号であり、
前記第１及び第２の出力信号は、差動の出力信号である、
請求項１に記載の半導体回路。
【請求項６】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
を具備するメモリシステム。
【請求項７】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記メモリデバイスと通信を行い、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行う、第１のデバイスと、
を具備するメモリシステム。
【請求項８】
１つ以上のメモリデバイスと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第１のレシーバを含み、前記メモリデバイスの動作を制御するメモリコントローラと、
請求項１から請求項５の何れか１項に記載の半導体回路を含む第２のレシーバを含み、前記第１及び第２のレシーバを介して前記メモリコントローラと通信を行うホストデバイスと、
を具備する情報処理システム。
【請求項９】
第１のデバイスと、
信号を受ける受信回路を含み、前記第１のデバイスに電気的に接続された第２のデバイスと、
を具備し、
前記受信回路は、
第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、
前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、
前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、
第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、
前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、
前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、
前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、
前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、
前記第２の入力端子に電気的に接続された第２のゲートを含む第２のトランジスタと、
第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、
前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、
前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、
前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、
前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、
を具備する情報処理システム。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体回路、メモリシステム、及び情報処理システムに関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
信号の送信及び受信の品質の向上のために、様々な回路構成を有する半導体回路が、研究及び開発されている。
【先行技術文献】
【特許文献】
【０００３】
特表２０２０－５２２９３１号公報
特表２０１５－５３４４２０号公報
特表２０２２－５３０３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体回路の特性を向上する半導体回路、メモリシステム、及び情報処理システムを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体回路は、第１の極性の第１の入力信号を受けるように構成された第１の入力端子と、前記第１の極性と異なる第２の極性の第２の入力信号を受けるように構成された第２の入力端子と、前記第１の入力端子に電気的に接続された第１のゲートを含む第１のトランジスタと、第１のノードを介して前記第１のトランジスタの一端に電気的に接続された一端と、第２のノードに電気的に接続された他端と、を含む第１の誘導素子と、前記第１のノードに電気的に接続された一端と、第３のノードに電気的に接続された他端と、を含む第２の誘導素子と、前記第３のノードに電気的に接続された一端と、第４のノードに電気的に接続された他端と、を含む第３の誘導素子と、前記第２のノードに電気的に接続された一端と、前記第４のノードに電気的に接続された他端と、を含む第１の容量素子と、前記第２の極性の第１の出力信号を出力するように構成され、前記第３のノードに電気的に接続された第１の出力端子と、前記第２の入力端子に電気的に接続された第２のゲートを有する第２のトランジスタと、第５のノードを介して前記第２のトランジスタの一端に電気的に接続された一端と、第６のノードに電気的に接続された他端と、を含む第４の誘導素子と、前記第５のノードに電気的に接続された一端と、第７のノードに電気的に接続された他端と、を含む第５の誘導素子と、前記第７のノードに電気的に接続された一端と、第８のノードに電気的に接続された他端と、を含む第６の誘導素子と、前記第６のノードに電気的に接続された一端と、前記第８のノードに電気的に接続された他端と、を含む第２の容量素子と、前記第２のノードと前記第６のノードとの間に電気的に接続された少なくとも１つの第１の抵抗素子と、
前記第１の極性の第２の出力信号を出力するように構成され、前記第７のノードに電気的に接続された第２の出力端子と、を含む。
【図面の簡単な説明】
【０００６】
実施形態の半導体回路を含むシステムの構成例を示すブロック図。
実施形態の半導体回路を含むレシーバの構成例を示すブロック図。
実施形態の半導体回路の構成例を示す回路図。
実施形態の半導体回路を含むシステムの変形例の構成例を示すブロック図。
実施形態の半導体回路の特性を示すグラフ。
【発明を実施するための形態】
【０００７】
以下、図１乃至図５を参照しながら、本実施形態の半導体回路、メモリシステム、及び情報処理システムについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
［実施形態］
（１）構成例
図１乃至図３を参照して、実施形態の半導体回路について、説明する。
【０００９】
（１－１）全体構成
図１は、本実施形態の半導体回路を含むシステムの全体構成を示すブロック図である。
【００１０】
図１に示されるように、情報通信システム９は、ホストデバイス４０と、メモリシステム５００と、を含む。メモリシステム５００は、ホストデバイス４０からの要求に基づいて、メモリシステム５００内におけるデータの書き込み、データの読み出し及びデータの消去を行う。メモリシステム５００の内部構成は、後述される。
（【００１１】以降は省略されています）

関連特許