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公開番号2024136974
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023048297
出願日2023-03-24
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/50 20230101AFI20240927BHJP()
要約【課題】リプレース時に片持ち梁がたわむリスクを低減させることができる半導体記憶装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、第1半導体層と、第2半導体層と、第3半導体層と、第1絶縁層と、第1絶縁層の上方に設けられ、複数の第1導電層と複数の第2絶縁層とが第1方向に交互に積層された積層体と、積層体を第1方向に貫通し、第4半導体層を含み、第4半導体層の側面が第2半導体層に接するピラーと、積層体を第1方向に貫通し、積層体を第1方向と交差する第2方向に分離し、第1方向、および第1方向および第2方向と交差する第3方向に延び、第1半導体層に達する分離部と、を有する。分離部は、下端が第1半導体層に達し、上端が第1半導体層の上面より上方に位置する第1部分と、第1部分の上方に位置する第2部分とを有し、第1部分の上端の第2方向の幅は、第2部分の下端の第2方向の幅よりも大きい。
【選択図】図3
特許請求の範囲【請求項１】
第１半導体層と、
前記第１半導体層の上方に接して設けられた第２半導体層と、
前記第２半導体層の上方に接して設けられた第３半導体層と、
前記第３半導体層の上方に接して設けられた第１絶縁層と、
前記第１絶縁層の上方に設けられ、複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された積層体と、
前記積層体を前記第１方向に貫通し、第４半導体層を含み、前記第４半導体層の側面が前記第２半導体層に接するピラーと、
前記積層体を前記第１方向に貫通し、前記積層体を前記第１方向と交差する第２方向に分離し、前記第１方向、および前記第１方向および前記第２方向と交差する第３方向に延び、前記第１半導体層に達する分離部と、
を有し、
前記分離部は、下端が前記第１半導体層に達し、上端が前記第１半導体層の上面より上方に位置する第１部分と、前記第１部分の上方に位置する第２部分とを有し、
前記第１部分の上端の前記第２方向の幅は、第２部分の下端の前記第２方向の幅よりも大きい、半導体記憶装置。
続きを表示（約 690 文字）【請求項２】
前記第１部分と前記第２部分の境界は、前記積層体の下層から２番目の第２絶縁層と下層から３番目の第１導電層との境界に設けられる請求項１に記載の半導体記憶装置。
【請求項３】
前記分離部は、前記積層体を複数のブロックに分離する請求項１に記載の半導体記憶装置。
【請求項４】
第１半導体層を形成し、
前記第１半導体層上に第２半導体層を形成し、
前記第２半導体層上に第３半導体層を形成し、
前記第３半導体層上に第１絶縁層を形成し、
前記第１絶縁層上に複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された第１積層体を形成し、
前記第１積層体を前記第１方向に貫通し、前記第１積層体を前記第１方向と交差する第２方向に分離し、前記第１方向、および前記第１方向および前記第２方向と交差する第３方向に延び、下端が前記第１半導体層に達し、上端が前記第１半導体層の上面より上方に位置する第１スリットを形成し、
第１積層体上に複数の第２導電層と複数の第３絶縁層とが前記第１方向に交互に積層された第２積層体を形成し、
前記第１積層体及び前記第２積層体を前記第１方向に貫通し、前記第２半導体層に側面が接する第４半導体層を含むピラーを形成し、
前記第２積層体を前記第１方向に貫通し、前記第２方向に分離し、前記第３方向に延び、下端が前記第１スリットの上端に達し、下端の前記第２方向の幅が前記第１スリットの上端の前記第２方向の幅よりも小さい第２スリットを形成する、半導体記憶装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 3,100 文字）【背景技術】
【０００２】
半導体記憶装置の一種として、３次元のフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６５１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、リプレース時に片持ち梁がたわむリスクを低減させることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態の半導体記憶装置は、第１半導体層と、第２半導体層と、第３半導体層と、第１絶縁層と、第１絶縁層の上方に設けられ、複数の第１導電層と複数の第２絶縁層とが第１方向に交互に積層された積層体と、積層体を第１方向に貫通し、第４半導体層を含み、第４半導体層の側面が第２半導体層に接するピラーと、積層体を第１方向に貫通し、積層体を第１方向と交差する第２方向に分離し、第１方向、および第１方向および第２方向と交差する第３方向に延び、第１半導体層に達する分離部と、を有する。分離部は、下端が第１半導体層に達し、上端が第１半導体層の上面より上方に位置する第１部分と、第１部分の上方に位置する第２部分とを有し、第１部分の上端の第２方向の幅は、第２部分の下端の第２方向の幅よりも大きい。
【図面の簡単な説明】
【０００６】
第１の実施形態の半導体記憶装置１の断面図である。
メモリセル部分における柱状部ＣＬの模式的断面図である。
第１の実施形態の半導体装置における主要部の構成を説明する。
第１の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第１の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の主要部の構成を示すＹ方向に沿った断面図である。
第２の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第２の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の主要部の構成を示すＹ方向に沿った断面図である。
第３の実施形態の主要部の他の構成を示すＹ方向に沿った断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
第３の実施形態の半導体装置の製造工程の一例を示す断面図である。
ショット領域の一例を示す図である。
犠牲層パターンのマークの一例を示す断面図である。
スリットＳＴのパターンのマークの一例を示す断面図である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置１の断面図である。
以下、後述する積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと直交する１つの方向をＸ方向とする。
【０００８】
図１に示すように、半導体記憶装置１は、メモリチップ２と、コントローラチップ３とを備える。メモリチップ２とコントローラチップ３とは、貼合面Ｂにおいて貼合されており、貼合面Ｂにおいて接合された貼合電極Ｐ１と貼合電極Ｐ２、および貼合電極Ｐ１と貼合電極Ｐ２に接続された配線を介して互いに電気的に接続されている。図１は、コントローラチップ３の上面上にメモリチップ２が搭載された状態を示している。
【０００９】
コントローラチップ３は、基板１１と、処理回路１２と、ビア１３と、配線１４と、貼合電極Ｐ２と、層間絶縁膜１５とを備える。
【００１０】
基板１１は、例えば、シリコン基板等の半導体基板である。処理回路１２は、基板１１上に設けられたトランジスタを備える。処理回路１２は、トランジスタ以外に、さらに基板１１上に設けられた抵抗素子、容量素子等の半導体素子を備えても良い。
（【００１１】以降は省略されています）

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