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公開番号2024126294
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023034581
出願日2023-03-07
発明の名称情報処理装置、診断試験方法およびプログラム
出願人NECプラットフォームズ株式会社
代理人個人,個人
主分類G06F 11/22 20060101AFI20240912BHJP(計算;計数)
要約【課題】オペレータのスキルやノウハウに依然せずに、診断試験に要する時間を短縮する。
【解決手段】試験経路抽出データ部81は、起動時に作成された、構成情報、試験経路テーブル、メモリ制御装置インターフェーステーブルを格納している。試験経路抽出部85は、全試験経路の中から、重複するインターフェースが含まれている試験経路を削除し、対象となるインターフェースを最小の回数で網羅する試験組み合わせを自動で抽出する。抽出試験経路記憶部86は、試験経路抽出部85で抽出した試験経路を、抽出試験経路記憶テーブルに記憶する。試験実行制御部80は、機能試験部84に格納されている試験プログラムに従って、抽出した試験経路に対して、運用サーバ50における診断試験を実行させる。
【選択図】図1
特許請求の範囲【請求項１】
複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶手段と、
前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出手段と、
前記重複経路抽出手段によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除手段と、
前記複数の試験経路のうち、前記重複経路削除手段により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行手段と、
を備えることを特徴とする情報処理装置。
続きを表示（約 1,100 文字）【請求項２】
前記複数の接続装置の動作を制御する複数の制御装置を更に含み、
前記複数のインターフェースは、前記複数の制御装置と前記複数の接続装置、および前記複数の制御装置を接続し、
前記重複経路抽出手段は、前記複数の試験経路のうち、前記複数の制御装置を接続するインターフェースのうち、重複するインターフェースを含む試験経路を抽出し、
前記重複経路削除手段は、前記複数の試験経路から前記重複するインターフェースを含む試験経路を削除する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記重複経路抽出手段は、前記複数の試験経路のうち、任意の試験経路に含まれる前記複数のインターフェースのそれぞれが、複数の他の試験経路を構成する前記複数のインターフェースのぞれぞれと重複する場合、前記重複する試験経路として抽出する、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項４】
前記複数の接続装置は、使用有無に応じて有効／無効に指定可能であり、
前記複数の試験経路は、有効に指定された接続装置で構成される、
ことを特徴とする請求項１に記載の情報処理装置。
【請求項５】
複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出するステップと、
前記抽出された前記重複する試験経路を、前記複数の試験経路から削除するステップと、
前記複数の試験経路のうち、前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行するステップと、
を含むことを特徴とする診断試験方法。
【請求項６】
情報処理装置のコンピュータを、
複数の接続装置を複数のインターフェースを介して互いに接続することで構成される複数の試験経路に関する情報を記憶する記憶機能、
前記複数の試験経路に関する情報に基づいて、前記複数の試験経路のうち、重複するインターフェースを有する試験経路を抽出する重複経路抽出機能、
前記重複経路抽出機能によって抽出された前記重複する試験経路を、前記複数の試験経路から削除する重複経路削除機能と、
前記複数の試験経路のうち、前記重複経路削除機能により前記重複する試験経路が削除されて残った試験経路に対して診断試験を実行する診断試験実行機能、
として機能させることを特徴とするプログラム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、情報処理装置、診断試験方法およびプログラムに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
サーバの運用において、接続装置（ＣＰＵ、メモリ）のハードウェア機能評価を行うための診断試験方法がある（例えば、特許文献１、特許文献２、特許文献３）。特許文献１では、接続装置は、使用有無に応じて有効／無効に指定することが可能となっている。特許文献２では、ＧＵＩプログラムのテスト作業において、自動的にテストケースを生成し、テストの自動実行を実現することで網羅的かつ効率的なプログラムテストを実現する。特許文献３では、ＮＶＲＡＭ（Non-Volatile RAM）への外部からのデータの書き込みを行う経路のみ処理診断を行い、他の部分はＮＶＲＡＭに書き込まれている初期診断ルーチンにより初期診断を行う。
【０００３】
図１４は、関連するハードウェア機能評価を行うための診断試験動作を説明するためのフローチャートである。ハードウェア機能評価を行うための診断試験方法では、まず、「自動実行」か「オペレータ入力」かを選択をする（ステップＳ１０）。ここで、「自動実行」を選択すると（ステップＳ１０の「自動実行」）、全試験経路に対して無条件で診断試験を実行する（ステップＳ１２）。その後、全試験経路に対する診断試験が終了すると、当該診断試験処理を終了する。
【０００４】
一方、「オペレータ入力」を選択すると（ステップＳ１０の「オペレータ入力」）、オペレータが装置構成を考慮して試験経路を指定した上で診断試験を実行する（ステップＳ１４）。次に、指定した全ての試験経路に対して診断試験を実行したか否かを判断し（ステップＳ１６）、診断試験を実行していない試験経路がまだ存在する場合には（ステップＳ１６のＮＯ）、ステップＳ１４に戻り、次の指定した試験経路に対する診断試験を継続する。その後、指定した全ての試験経路に対する診断試験が終了した場合には（ステップＳ１６のＹＥＳ）、当該診断試験処理を終了する。
【先行技術文献】
【特許文献】
【０００５】
特開平４－８０８３２号公報
特開２００６－２４４１９５号公報
特開平９－２５９０００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した診断試験動作において、「自動実行」を選択した場合には、全試験経路に対して無条件に実行されるため、ハードウェア機能評価に時間がかかってしまっていた。一方、「オペレータ入力」を選択した場合には、オペレータが装置構成を考慮して、試験経路を指定して実行する必要があり、オペレータのスキルやノウハウなどに依存せざるを得ないという問題があった。
【０００７】
ここで、上述した課題についてサーバの構成を参照してより詳細に説明する。
図１５は、試験対象の接続装置を有するサーバの構成を示すブロック図である。運用サーバ１は、複数のＣＰＵを備えており、図示の例では、８個のＣＰＵ（ＣＰＵ１１、ＣＰＵ１２、ＣＰＵ１３、ＣＰＵ１４、ＣＰＵ１５、ＣＰＵ１６、ＣＰＵ１７、およびＣＰＵ１８）を備えている。また、運用サーバ１は、複数のメモリを備えており、図示の例では、８個のメモリ（メモリ２１、メモリ２２、メモリ２３、メモリ２４、メモリ２５、メモリ２６、メモリ２７、およびメモリ２８）を備えている。また、運用サーバ１は、それぞれに接続されたメモリ２１～２８への読み込み／書込みを制御するためのメモリ制御装置として、図示の例では、４個のメモリ制御装置（メモリ制御装置３１、メモリ制御装置３２、メモリ制御装置３３、およびメモリ制御装置３４）を備えている。
【０００８】
また、ＣＰＵ１１、ＣＰＵ１２とメモリ制御装置３１との間のインターフェースは、それぞれインターフェースＩＦ１、インターフェースＩＦ２であり、ＣＰＵ１３、ＣＰＵ１４とメモリ制御装置３２との間のインターフェースは、それぞれインターフェースＩＦ３、インターフェースＩＦ４であり、ＣＰＵ１５、１６とメモリ制御装置３３との間のインターフェースは、それぞれインターフェースＩＦ５、インターフェースＩＦ６であり、そして、ＣＰＵ１７、１８とメモリ制御装置３４との間のインターフェースは、それぞれインターフェースＩＦ７、インターフェースＩＦ８である。
【０００９】
また、メモリ制御装置３１とメモリ２１、２２との間のインターフェースは、それぞれインターフェースＩＦ１０、ＩＦ１１、メモリ制御装置３２とメモリ２３、２４との間のインターフェースは、それぞれインターフェースＩＦ１２、ＩＦ１３、メモリ制御装置３３とメモリ２５、２６との間のインターフェースは、それぞれインターフェースＩＦ１４、ＩＦ１５、そして、メモリ制御装置３４とメモリ２７、２８との間のインターフェースは、それぞれインターフェースＩＦ１６、ＩＦ１７である。
【００１０】
さらに、メモリ制御装置３１とメモリ制御装置３２との間のインターフェースは、インターフェースＩＦ３０、メモリ制御装置３１とメモリ制御装置３３との間のインターフェースは、インターフェースＩＦ３１、メモリ制御装置３１とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３２、メモリ制御装置３２とメモリ制御装置３３との間のインターフェースは、インターフェースＩＦ３３、メモリ制御装置３２とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３４、そして、メモリ制御装置３３とメモリ制御装置３４との間のインターフェースは、インターフェースＩＦ３５である。
（【００１１】以降は省略されています）

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