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公開番号2024126096
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023034263
出願日2023-03-07
発明の名称プロセッサ
出願人富士通株式会社
代理人個人,個人,個人
主分類G06F 12/0855 20160101AFI20240912BHJP(計算;計数)
要約【課題】上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減する。
【解決手段】プロセッサは、第1キャッシュを各々含む複数のコアと、前記第1キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第2キャッシュと、前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第2キャッシュに順次出力する調停部と、を有し、前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第2キャッシュに出力し、前記第2キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する。
【選択図】図4
特許請求の範囲【請求項１】
第１キャッシュを各々含む複数のコアと、
前記第１キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第２キャッシュと、
前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第２キャッシュに順次出力する調停部と、を有し、
前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第２キャッシュに出力し、
前記第２キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する
プロセッサ。
続きを表示（約 1,900 文字）【請求項２】
前記第２キャッシュは、前記複数のコアの各々に対応して前記リクエストを保持する第１キューを有し、
前記複数のコアの各々の前記第１キャッシュは、前記リクエストが有効であることを示す前記確定情報を前記第２キャッシュに出力したときに前記第１キューの使用量を示す第１カウンタ値をインクリメントし、前記リクエストの処理の完了に基づいて前記第２キャッシュから第１解放通知を受信したときに前記第１カウンタ値をデクリメントする第１資源カウンタを有する
請求項１に記載のプロセッサ。
【請求項３】
前記調停部は、前記リクエストを保持する第２キューを有し、前記第２キューに保持した前記リクエストを前記第２キャッシュに出力したときに第２解放通知を前記リクエストの発行元の前記コアに出力し、
前記複数のコアの各々は、前記リクエストを前記調停部に出力したときに前記第２キューの使用量を示す第２カウンタ値をインクリメントし、前記調停部から前記第２解放通知を受信したときに前記第２カウンタ値をデクリメントする第２資源カウンタを有する
請求項２に記載のプロセッサ。
【請求項４】
前記第２キャッシュは、
前記調停部から受信する前記リクエストに対応して受信する前記確定情報が無効を示すときに、前記確定情報の受信に基づいて前記調停部に第３解放通知を出力し、前記第１キューに保持している無効な前記リクエストを破棄し、
前記調停部から受信する前記リクエストに対応して受信する前記確定情報が有効を示すときに、前記リクエストの処理の完了に基づいて前記調停部に前記第３解放通知を出力し、前記リクエストの発行元の前記コアに前記第１解放通知を出力し、前記第１キューに保持している処理が完了した前記リクエストを破棄し、
前記調停部は、前記第２キューに保持した前記リクエストを前記第２キャッシュに出力したときに前記第１キューの使用量を示す第３カウンタ値をインクリメントし、前記第３解放通知を受信したときに前記第３カウンタ値をデクリメントする第３資源カウンタを有する
請求項３に記載のプロセッサ。
【請求項５】
前記調停部は、前記複数のコアからそれぞれ受信する前記リクエストの数を順次減少させる階層化された、前記第２キューをそれぞれ有する複数の調停回路を有し、
前記複数のコアにそれぞれ対応して設けられ、前記複数のコアから前記リクエストを受信する複数の前記調停回路の前記第２キューは、前記コアの前記第２資源カウンタにより管理され、
前記第２キャッシュに前記リクエストを出力する前記調停回路は、前記第３資源カウンタを有し、前記リクエストを前記第２キャッシュに出力したときに前記第３カウンタ値をインクリメントし、前記第３解放通知を受信したときに前記第３カウンタ値をデクリメントする
請求項４に記載のプロセッサ。
【請求項６】
前記第２キャッシュは、
無効を示す前記確定情報の受信数を各々保持する複数のエントリを有する第３キューを有し、
無効を示す前記確定情報を受信したときに前記複数のエントリの１つの前記受信数をインクリメントし、有効を示す前記確定情報を受信したときに前記受信数を保持する前記エントリを切り替えることで、連続して受信した無効を示す前記確定情報の数を前記第３キューに保持し、
前記リクエストを受信したときに、前記複数のエントリの各々に保持された前記受信数に基づいて、受信したリクエストが有効か無効かを判断する
請求項１ないし請求項５のいずれか１項に記載のプロセッサ。
【請求項７】
前記第３キューの前記複数のエントリの各々は、有効を示す前記確定情報を受信したときにセットされる受信フラグを有し、
前記第２キャッシュは、
有効を示す前記確定情報を受信したときに、前記受信数のカウント対象の前記エントリに対して入力側の前記エントリの前記受信フラグをセットし、セットした前記受信フラグを含む前記エントリを前記受信数を保持する前記エントリに設定し、
前記リクエストを受信したときに、前記複数のエントリの各々に保持された前記受信数と前記受信フラグとに基づいて、受信したリクエストが有効か無効かを判断する
請求項６に記載のプロセッサ。
【請求項８】
前記複数のコアの各々から前記第２キャッシュに前記確定情報を転送する配線の幅は、前記複数のコアの各々から前記調停部に前記リクエストを転送する配線の幅より小さい
請求項１に記載のプロセッサ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、プロセッサに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ＣＰＵ（Central Processing Unit）等のプロセッサは、メインメモリに記憶されたデータの一部を保持するキャッシュメモリを有する。キャッシュメモリは、プロセッサのコアから発行されたメモリアクセス要求の対象データを保持している場合（キャッシュヒット）、メインメモリにアクセス要求を発行することなく、キャッシュメモリに保持しているデータをコアに出力する。これにより、データのアクセス効率が向上し、プロセッサの処理性能が向上する（例えば、特許文献１参照）。
【０００３】
複数のＣＰＵに接続される上位バスと、メインメモリに接続される下位バスと、上位バスと下位バスとの間に配置され、キャッシュを有するバスブリッジとを有する階層バスシステムが知られている。この種の階層バスシステムでは、バスブリッジは、上位バスからのトランザクションを受信した場合、キャッシュのスヌープを完了する前に下位バスの調停を開始する（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２０１１－０７６１５９号公報
特開平９－１２８３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、キャッシュのスヌープによりキャッシュヒットが確定した場合、下位バスの調停は無駄になり、調停により下位バスが無駄に占有されてしまう。下位バスの無駄な占有を抑制するためには、スヌープによりキャッシュミスが確定するまでトランザクションの下位バスへの発行を待つ必要がある。キャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減する手法は提案されていない。
【０００６】
１つの側面では、本発明は、上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減することを目的とする。
【課題を解決するための手段】
【０００７】
一つの観点によれば、プロセッサは、第１キャッシュを各々含む複数のコアと、前記第１キャッシュがキャッシュミスしたときに前記コアから出力されるリクエストを処理する第２キャッシュと、前記複数のコアからそれぞれ出力される前記リクエストを調停して前記第２キャッシュに順次出力する調停部と、を有し、前記複数のコアの各々は、前記リクエストを前記調停部に出力した後、出力した前記リクエストが有効であるか否かを示す確定情報を、前記調停部を介することなく前記第２キャッシュに出力し、前記第２キャッシュは、受信した前記リクエストに対応する前記確定情報が有効を示す場合、受信した前記リクエストの処理を開始する。
【発明の効果】
【０００８】
上位のキャッシュのキャッシュミスの確定後に下位のキャッシュにリクエストを発行する場合に、リクエストが下位のキャッシュに到達するまでのレイテンシを低減することができる。
【図面の簡単な説明】
【０００９】
実施形態で説明するプロセッサに関連する別のプロセッサにおけるコアおよびＬ２キャッシュの一例を示すブロック図である。
さらなる別のプロセッサにおけるコア、調停部およびＬ２キャッシュの一例を示すブロック図である。
図２の回路構成において、コアからＬ２キャッシュへのリクエストの転送の一例を示すタイミング図である。
一実施形態におけるプロセッサの一例を示すブロック図である。
図４のＬ１キャッシュの一例を示すブロック図である。
図４の調停部およびＬ２キャッシュの一例を示すブロック図である。
図６のコア、調停部、制御部およびポートの間で資源管理のために送受信される信号の例を示す説明図である。
図６のコアＣ００とポートＭＩＰ００の間で送受信される信号の概要を示す説明図である。
図６の回路構成において、コアからＬ２キャッシュへの事前リクエストとバリッド信号との転送の一例を示すタイミング図である。
図６の各ポートのバリッド信号の受信部に設けられるＦＩＦＯレジスタの構成および動作の一例を示す説明図である。
図１０の動作の続きを示す説明図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態が説明される。以下では、信号が伝達される信号線には、信号名と同じ符号が使用される。
（【００１１】以降は省略されています）

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