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公開番号2024120869
公報種別公開特許公報(A)
公開日2024-09-05
出願番号2024022693
出願日2024-02-19
発明の名称シフト演算を行うカウンターを含むイメージセンサーおよびその動作方法
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人個人,個人
主分類H04N 25/78 20230101AFI20240829BHJP(電気通信技術)
要約【課題】マルチプルサンプリングを使用しながらもカウンターの面積を抑えたアナログ-デジタルコンバータを備えたイメージセンサを提供する。
【解決手段】イメージセンサーにおいて、シフト演算を遂行するカウンター200は、グレイコード-バイナリコード変換器210、シリアルバイナリ加算器260、リセットメモリ回路270および出力メモリ回路280を備える。リセットメモリ回路270は、ピクセル信号のリセット信号とランプ信号をN回比較した結果に対応する第1～第Nリセットバイナリコードの和を格納するかまたはシフトすることによって1回のリセット信号の値を格納する。出力メモリ回路280は、ピクセル信号の第1イメージ信号とランプ信号を1回比較した第1イメージバイナリコードおよびピクセル信号の合算信号とランプ信号をN回比較した合算バイナリコードに基づいてデジタル信号を出力する。
【選択図】図6
特許請求の範囲【請求項１】
ピクセルアレイの複数のピクセルグループから出力されるピクセル信号とランプ信号とを比較した結果に対応するバイナリコードを生成し、前記バイナリコードに基づいて前記ピクセル信号に対応するデジタル信号を生成するカウンターであって、
前記カウンターは、
前記ピクセル信号のリセット信号と前記ランプ信号とをＮ回比較した結果に対応する第１～第Ｎリセットバイナリコードの和（合算）を記憶し、前記第１～第Ｎリセットバイナリコードの和に対してシフト演算を遂行して前記第１～第Ｎリセットバイナリコードのうち、いずれか１つを計算するリセットメモリ回路と、
前記リセットメモリ回路から出力された前記第１～第Ｎリセットバイナリコード、前記ピクセル信号の第１イメージ信号と前記ランプ信号とを１回比較した結果を示す第１イメージバイナリコード、および前記ピクセル信号の合算信号と前記ランプ信号とをＮ回比較した結果を示す第１～第Ｎ合算バイナリコードに基づいて、前記デジタル信号を出力する出力メモリ回路と、を備え、
Ｎは２以上の整数であり、
前記第１イメージ信号は、前記複数のピクセルグループのそれぞれが含む一部のピクセルから出力される信号であり、前記合算信号は前記複数のピクセルグループのそれぞれが含むすべてのピクセルから出力される信号である、
カウンター。
続きを表示（約 2,900 文字）【請求項２】
前記ピクセル信号と前記ランプ信号とを比較した結果に応じて並列入力グレイコードをラッチし、並列出力グレイコードを出力する並列－入力並列－出力回路（ＰＩＰＯ回路）と、
前記並列出力グレイコードを前記バイナリコードに変換し、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１ビットずつ順次に出力する並列－入力直列－出力回路（ＰＩＳＯ回路）と、
前記第１～第Ｎリセットコードのうちいずれか１つと前記第１イメージバイナリコードとを加算し、前記第１～第Ｎリセットコードと前記第１～第Ｎ合算コードとを加算する直列バイナリ加算器と、をさらに備える、
請求項１に記載のカウンター。
【請求項３】
前記ＰＩＳＯ回路は、複数のスイッチおよびそれぞれの出力端子が次の段の第１入力端子に接続された直列－接続された複数のＸＯＲゲートをさらに含み、
前記複数のスイッチのそれぞれは、スイッチ信号に応答して前記複数のＸＯＲゲートのそれぞれの第２入力端子を前記ＰＩＰＯ回路に連結させ、
前記複数のＸＯＲゲートのうち最上位ビットのＸＯＲゲートの第１入力端子はリセット制御信号を受信し、
前記リセット信号と前記ランプ信号とが比較されている間、前記リセット制御信号はハイレベルであり、前記第１イメージ信号と前記ランプ信号と、並びに前記合算信号と前記ランプ信号とが比較されている間、前記リセット制御信号はローレベルである、
請求項２に記載のカウンター。
【請求項４】
前記直列バイナリ加算器は、
第１入力端子、前記リセットメモリ回路の出力信号を受信する第２入力端子、キャリーイン端子、キャリーアウト端子および和端子（合算端子）を含む全加算器と、
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に送る第２フリップフロップと、を有する、
請求項２に記載のカウンター。
【請求項５】
前記リセットメモリ回路は、
前記直列バイナリ加算器の出力信号をラッチする複数のラッチと、
複数のスイッチと、
それぞれの出力端子は、次段の第１入力端子に接続された直列－接続された複数のＯＲゲートと、を含み、
前記複数のスイッチのそれぞれは、スイッチ信号に応答して前記複数のＯＲゲートのそれぞれの第２入力端子を前記複数のラッチのそれぞれの出力端子または接地に連結させ、
前記複数のＯＲゲートのうち最上位ビットのＯＲゲートの第１入力端子はリセットシフト信号を受信し、
前記複数のＯＲゲートのうち最下位ビットのＯＲゲートの出力端子は前記直列バイナリ加算器に接続される、
請求項２に記載のカウンター。
【請求項６】
前記第１イメージ信号と前記ランプ信号とが比較されている間、前記複数のスイッチのうち前記最下位ビットのＯＲゲートに連結されたスイッチはターンオフされ、前記リセットメモリ回路はハイレベルの前記リセットシフト信号に応答して前記第１～第Ｎリセットバイナリコードの和に対してシフト演算を遂行する、
請求項５に記載のカウンター。
【請求項７】
それぞれが第１光電変換素子を含む第１ピクセル、および第２光電変換素子を含む第２ピクセルを含む複数のピクセルグループからピクセル信号を生成するピクセルアレイと、
ランプ信号を生成するランプ信号生成器と、
前記ピクセル信号をデジタル信号に変換するアナログ－デジタル変換回路と、を備え、
前記アナログ－デジタル変換回路は、
第１～第２区間で前記ピクセル信号のリセット信号を前記ランプ信号と２回比較し、第３区間で前記第１光電変換素子の動作に基づく前記ピクセル信号の第１イメージ信号を前記ランプ信号と比較し、第４および第５区間で前記第１光電変換素子および前記第２光電変換素子の動作に基づく前記ピクセル信号の合算信号を前記ランプ信号と２回比較して比較信号を生成する比較器と、
前記比較信号のそれぞれに対応するバイナリコードを生成し、前記第１～第２区間で生成された比較信号に対応する第１～第２リセットバイナリコードの和に対してシフト演算を遂行し、前記バイナリコードに基づいて前記ピクセル信号に対応する前記デジタル信号を生成するカウンターと、を有する、
イメージセンサー。
【請求項８】
前記カウンターは、
前記比較信号に応答して並列入力グレイコードをラッチし、並列出力グレイコードを出力する並列－入力並列－出力回路（ＰＩＰＯ回路）と、
前記並列出力グレイコードを前記バイナリコードに変換し、前記バイナリコードの最下位ビットから前記バイナリコードの最上位ビットまで１－ビットずつ順次に出力する並列－入力直列－出力回路（ＰＩＳＯ回路）と、
前記シフト演算の遂行結果と前記第３区間に生成された比較信号に対応する第１イメージバイナリコードとを加算し、第１～第２リセットバイナリコードと前記第４～第５区間に生成された比較信号に対応する第１～第２合算コードとを加算する直列バイナリ加算器と、
前記第１～第２リセットバイナリコードの和を格納し、リセットシフト信号に応答して前記シフト演算を行うリセットメモリ回路と、
前記直列バイナリ加算器の出力を前記デジタル信号として出力する出力メモリ回路と、を含む、
請求項７に記載のイメージセンサー。
【請求項９】
前記ＰＩＳＯ回路は、複数のスイッチおよびそれぞれの出力端子が次の段の第１入力端子に接続された直列－接続された複数のＸＯＲゲートをさらに含み、
前記複数のスイッチのそれぞれは、スイッチ信号に応答して前記複数のＸＯＲゲートのそれぞれの第２入力端子を前記ＰＩＰＯ回路に連結させ、
前記複数のＸＯＲゲートのうち最上位ビットのＸＯＲゲートの第１入力端子は、リセット制御信号を受信し、
前記第１～第２区間の前記リセット制御信号はハイレベルであり、前記第３～第５区間の前記リセット制御信号はローレベルである、
請求項８に記載のイメージセンサー。
【請求項１０】
前記直列バイナリ加算器は、
第１入力端子、前記リセットメモリ回路の出力信号を受信する第２入力端子、キャリーイン端子、キャリーアウト端子および和端子（合算端子）を設ける全加算器と、
前記和端子の出力信号を前記リセットメモリ回路に出力する第１フリップフロップと、
前記キャリーアウト端子の出力信号を前記キャリーイン端子に送る第２フリップフロップと、を含む、
請求項８に記載のイメージセンサー。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は電子装置に関し、より詳しくは、シフト演算を遂行するカウンターを含むイメージセンサーおよびその動作方法に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
イメージセンサーの種類として、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅ）イメージセンサー、ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ－ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサー（ＣＩＳ）などがある。ＣＭＯＳイメージセンサーは、ＣＭＯＳトランジスタで構成されるピクセルを含み、各ピクセルに含まれた光電変換素子を用いて光エネルギーを電気信号に変換する。ＣＭＯＳイメージセンサーは、各ピクセルで生成された電気信号を用いて撮影イメージに関する情報を獲得する。
【０００３】
アナログ－デジタルコンバータ（ＡＤＣ：Ａｎａｌｏｇ－ｔｏ－ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）は、ピクセルで生成されたアナログ入力電圧を受信してそれをデジタル信号に変換する。変換されたデジタル信号は他の装置に送信され得る。ＡＤＣは多様な信号処理装置で使用される。特に、ＡＤＣは、マルチプルサンプリング（ｍｕｌｔｉｐｌｅｓａｍｐｌｉｎｇ）を介してイメージセンサーのノイズを減らすことができ、カウンターがすべてのサンプリング結果をそれぞれ格納する場合、多数の回路を含むようになって、カウンターが占める面積が大きくなれる。したがって、マルチプルサンプリングを使用しながらもカウンターの面積を最小限に抑えるための方法が必要とされている。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開第２０２０／０３８９６１０号明細書
中国公開特許第１０１８００８３７号公報
韓国公開特許第１０－２０２２－００３３３５７号公報
米国特許第８，５７６，９７９号明細書
米国特許第８，６２５，０１２号明細書
米国特許第７，６４２，９４７号明細書
米国特許第１１，４２５，３２３号明細書
米国特許第１１，３１７，０４７号明細書
登録特許第５０７６５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、シフト演算を遂行するカウンターを含むイメージセンサーおよびその動作方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態によるカウンターは、ピクセルアレイの複数のピクセルグループから出力されるピクセル信号とランプ信号を比較した結果に対応するバイナリコードを生成し、バイナリコードに基づいてピクセル信号に対応するデジタル信号を生成し、ピクセル信号のリセット信号とランプ信号をＮ回比較した結果に対応する第１～第Ｎリセットバイナリコードとの和（合算）を格納し、第１～第Ｎリセットバイナリコードの和に対してシフト演算を遂行して第１～第Ｎリセットバイナリコードのうち、いずれか１つを計算するリセットメモリ回路と、リセットメモリ回路から出力された第１～第Ｎリセットバイナリコード、ピクセル信号の第１イメージ信号とランプ信号を１回比較した結果を示す第１イメージバイナリコード、およびピクセル信号の合算信号とランプ信号をＮ回比較した結果を示す第１～第Ｎ合算バイナリコードに基づいてデジタル信号を出力する出力メモリ回路と、を備える。Ｎは２以上の整数であり、第１イメージ信号は、複数のピクセルグループのそれぞれが含む一部のピクセルから出力される信号であり、合算信号は複数のピクセルグループのそれぞれが含むすべてのピクセルから出力される信号である。
【０００７】
本発明の実施形態によるイメージセンサーは、それぞれが第１光電変換素子を含む第１ピクセル、および第２光電変換素子を含む第２ピクセルを含む複数のピクセルグループからピクセル信号を生成するピクセルアレイと、ランプ信号を生成するランプ信号生成器と、ピクセル信号をデジタル信号に変換するアナログ－デジタル変換回路と、を備える。アナログ－デジタル変換回路は、第１～第２区間にピクセル信号のリセット信号をランプ信号と比較し、第３区間に第１光電変換素子の動作に基づいたピクセル信号の第１イメージ信号をランプ信号と比較し、第４～第５区間に第１光電変換素子および第２光電変換素子の動作に基づいたピクセル信号の合算信号をランプ信号と比較して比較信号を生成する比較器と、比較信号に対応するバイナリコードを生成し、バイナリコードのうち、第１～第２区間に生成された比較信号に対応する第１～第２リセットバイナリコードの和に対してシフト演算を行い、バイナリコードに基づいてピクセル信号に対応するデジタル信号を生成するカウンターと、を有する。
【０００８】
本発明の実施形態によるイメージセンサーは、複数のピクセルグループを含むピクセルアレイと、比較器と、カウンターを含むアナログ－デジタル変換回路と、を備える。イメージセンサーの動作方法は、比較器が第１～第２区間でピクセル信号のリセット信号とランプ信号とをＮ回比較して第１～第２リセット比較信号を生成する段階と、比較器が第３区間でピクセル信号の第１イメージ信号とランプ信号とを比較して１イメージ比較信号を生成する段階と、カウンターが第１～第２リセット比較信号に対応する第１～第２バイナリコードの和に対してシフト演算を遂行する段階と、カウンターがシフト演算の結果と第１イメージ比較信号に対応する第１イメージバイナリコードと、に基づいて第１デジタル信号を出力する段階と、比較器が第４～第５区間でピクセル信号の合算信号とランプ信号を比較して第１～第２合算比較信号を生成する段階と、カウンターが第１～第２リセットバイナリコードと第１～第２合算比較信号に対応する第１～第２合算バイナリコードに基づいて第２デジタル信号を出力する段階と、を備える。
【０００９】
本発明の実施形態によるリセットメモリ回路は、ピクセルアレイから生成されるピクセル信号のリセット信号とランプ信号をＮ回比較した結果に対応する第１～第Ｎリセットバイナリコードの和を最下位ビットから最上位ビットまで記憶する複数のラッチと、複数のスイッチと、それぞれの出力端子が次の段の第１入力端子に接続された直列－接続された複数のＯＲゲートと、を備える。複数のスイッチのそれぞれは、スイッチ信号に応答して、複数のＯＲゲートのそれぞれの第２入力端子を複数のラッチのそれぞれの出力端子または接地に連結させ、複数のＯＲゲートのうち最上位ビットのＯＲゲートの第１入力端子はリセットシフト信号を受信し、そしてハイレベルのリセットシフト信号に応答して第１～第Ｎリセットバイナリコードの和に対してシフト演算を遂行することによって、第１～第Ｎリセットコードのうちいずれか１つを計算する。
【発明の効果】
【００１０】
本発明の実施形態によれば、イメージセンサーにおいてカウンターが占める面積を最小限に抑えることができる。
（【００１１】以降は省略されています）

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