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公開番号2024127833
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2024033271
出願日2024-03-05
発明の名称半導体装置
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H10B 12/00 20230101AFI20240912BHJP()
要約【課題】改善した電気的特性を有する半導体装置を提供する。
【解決手段】基板100上でアクティブパターン105の側壁を覆う素子分離パターン110、前記パターンの上部を貫通するゲート構造物170、アクティブパターンの中央部及び素子分離パターン上に第2方向D2に延在し、第1方向D1に離隔したビット線構造物355と、アクティブパターンの末端部上の下部コンタクトプラグ430、下部コンタクトプラグ上の上部コンタクトプラグ485と、を有し、アクティブパターンは第1方向に離隔しアクティブパターン行を形成し、アクティブパターン行は第2方向に離隔しアクティブパターンアレイを形成し、アクティブパターンは第1、第2方向と鋭角をなす第3方向に延在、アクティブパターン行内のアクティブパターンは第1方向に配列され、第2方向の下部コンタクトプラグの下面間の距離は一定でなく下部コンタクトプラグの上面間の距離は一定である。
【選択図】図3
特許請求の範囲【請求項１】
基板と、
前記基板上に形成される複数のアクティブパターンと、
前記基板上に形成され、前記複数のアクティブパターンの側壁を覆う素子分離パターンと、
前記複数のアクティブパターン及び前記素子分離パターンの上部を貫通し、前記基板の上面に平行な第１方向にそれぞれ延在し、前記基板の上面に平行で、前記第１方向と直交する第２方向に沿って互いに離隔したゲート構造物と、
前記各アクティブパターンの中央部及び前記素子分離パターン上に形成され、前記第２方向にそれぞれ延在し、前記第１方向に沿って互いに離隔したビット線構造物と、
前記複数のアクティブパターンの末端部上にそれぞれ形成される複数の下部コンタクトプラグと、
前記複数の下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、
前記複数のアクティブパターンは、前記第１方向に沿って互いに離隔して配置されて複数のアクティブパターン行を形成し、前記アクティブパターン行は、前記第２方向に互いに離隔して配置されて複数のアクティブパターンアレイを形成し、
前記各アクティブパターンは、前記第１及び第２方向と鋭角をなす第３方向に延在し、前記各アクティブパターン行内に含まれた前記アクティブパターンは、前記第１方向に配列され、
前記第２方向に配置される前記下部コンタクトプラグの下面間の距離は一定でなく、前記下部コンタクトプラグの上面間の距離は一定であることを特徴とする半導体装置。
続きを表示（約 2,000 文字）【請求項２】
前記各下部コンタクトプラグの前記第２方向への両側壁は、前記基板の上面に対して、いずれも正の勾配又は負の勾配を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２方向に互いに隣接する前記下部コンタクトプラグの１つの各両側壁は、前記基板の上面に対して正の勾配を有し、
前記下部コンタクトプラグの他の１つの各両側壁は、前記基板の上面に対して負の勾配を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２方向に配置される前記下部コンタクトプラグの間には、第１及び第２障壁パターンが交互に繰り返して形成され、
前記第１障壁パターンは、前記第１方向に互いに隣接する前記アクティブパターンの中央部の間に形成される前記素子分離パターン部分上に形成され、
前記第２障壁パターンは、前記第３方向に互いに隣接する前記アクティブパターンの末端部の間に形成される前記素子分離パターン部分上に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１障壁パターンは、前記基板の上面に垂直な垂直方向に沿って順次積層される第１乃至第３部分を含み、
前記第１部分は、前記基板の上面から前記垂直方向に遠ざかるほど、前記第２方向への幅が大きくなり、
前記第２部分は、前記基板の上面から前記垂直方向に遠ざかるほど、前記第２方向への幅が小さくなり、
前記第３部分は、前記垂直方向に前記第２方向への幅が一定であり、
前記第２障壁パターンは、前記基板の上面から前記垂直方向に遠ざかるほど、前記第２方向への幅が大きくなってから、一定となることを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板と、
前記基板上に形成される複数のアクティブパターンと、
前記複数のアクティブパターンの上部を貫通し、前記基板の上面に平行な第１方向に延在するゲート構造物と、
前記アクティブパターンの中央部上に形成され、前記基板の上面に平行で、前記第１方向と直交する第２方向に延在するビット線構造物と、
前記複数のアクティブパターンの末端部にそれぞれ形成される複数の下部コンタクトプラグと、
前記複数の下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、
前記第２方向に配置される前記複数の下部コンタクトプラグの上面の間の前記第２方向への距離は一定であり、
前記各下部コンタクトプラグの前記第２方向への一側壁がステップ形状を有することを特徴とする半導体装置。
【請求項７】
前記各アクティブパターンは、前記基板の上面に平行で、前記第１及び第２方向と鋭角をなす第３方向に延在し、前記アクティブパターンは、前記第１方向に沿って互いに離隔して複数形成され、
前記複数のアクティブパターンの前記第３方向への末端部は、前記第１方向に沿って互いに配列されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２方向に互いに隣接する前記下部コンタクトプラグの間には、第１障壁パターン及び第１障壁構造物が交互に繰り返して形成され、
上部から見た時、前記第１障壁パターンは、前記第１方向に互いに隣接する前記アクティブパターンの中央部の間に形成され、前記第１障壁構造物は、前記第３方向に隣接する前記アクティブパターンの末端部の間に形成され、
前記ステップ形状を有する前記下部コンタクトプラグの前記一側壁は、前記第１障壁構造物と接触することを特徴とする請求項７に記載の半導体装置。
【請求項９】
基板と、
前記基板上に形成される複数のアクティブパターンと、
前記複数のアクティブパターンの上部を貫通し、前記基板の上面に平行な第１方向に延在する複数のゲート構造物と、
前記アクティブパターンの中央部上に形成され、前記基板の上面に平行で、前記第１方向に垂直な第２方向に延在する複数のビット線構造物と、
前記複数のアクティブパターンの末端部にそれぞれ形成され、前記基板の上面に垂直な垂直方向に沿って、順次積層される第１導電パターン及び第２導電パターンをそれぞれ含む複数の下部コンタクトプラグと、
前記下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、
前記第１導電パターン間の前記第２方向への距離は一定でなく、
前記第２導電パターン間の前記第２方向への距離は一定であることを特徴とする半導体装置。
【請求項１０】
前記第２導電パターンは、前記第１導電パターンと接触し、前記第２方向に前記第１導電パターンとずれて形成されることを特徴とする請求項９に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、改善された電気的特性を有する半導体装置に関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
半導体装置であるＤＲＡＭ装置は、アクティブパターンと、アクティブパターンの末端部上にそれぞれ形成された下部コンタクトプラグと、下部コンタクトプラグ上にそれぞれ形成された上部コンタクトプラグとを含む。
【０００３】
ＤＲＡＭ装置に含まれた下部コンタクトプラグ間の間隔が一定でないため、これにそれぞれ形成される上部コンタクトプラグを形成する工程の難易度が高いという問題があった。
【先行技術文献】
【特許文献】
【０００４】
特開２０００－７７６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、改善した電気的特性を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に形成される複数のアクティブパターンと、前記基板上に形成され、前記複数のアクティブパターンの側壁を覆う素子分離パターンと、前記複数のアクティブパターン及び前記素子分離パターンの上部を貫通し、前記基板の上面に平行な第１方向にそれぞれ延在し、前記基板の上面に平行で、前記第１方向と直交する第２方向に沿って互いに離隔したゲート構造物と、前記各アクティブパターンの中央部及び前記素子分離パターン上に形成され、前記第２方向にそれぞれ延在し、前記第１方向に沿って互いに離隔したビット線構造物と、前記複数のアクティブパターンの末端部上にそれぞれ形成される複数の下部コンタクトプラグと、前記複数の下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、前記複数のアクティブパターンは、前記第１方向に沿って互いに離隔して配置されて複数のアクティブパターン行を形成し、前記アクティブパターン行は、前記第２方向に互いに離隔して配置されて複数のアクティブパターンアレイを形成し、前記各アクティブパターンは、前記第１及び第２方向と鋭角をなす第３方向に延在し、前記各アクティブパターン行内に含まれた前記アクティブパターンは、前記第１方向に配列され、前記第２方向に配置される前記下部コンタクトプラグの下面間の距離は一定でなく、前記下部コンタクトプラグの上面間の距離は一定であることを特徴とする。
【０００７】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に形成される複数のアクティブパターンと、前記複数のアクティブパターンの上部を貫通し、前記基板の上面に平行な第１方向に延在するゲート構造物と、前記アクティブパターンの中央部上に形成され、前記基板の上面に平行で、前記第１方向と直交する第２方向に延在するビット線構造物と、前記複数のアクティブパターンの末端部にそれぞれ形成される複数の下部コンタクトプラグと、前記複数の下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、前記第２方向に配置される前記複数の下部コンタクトプラグの上面の間の前記第２方向への距離は一定であり、前記各下部コンタクトプラグの前記第２方向への一側壁がステップ形状を有することを特徴とする。
【０００８】
また、上記目的を達成するためになされた本発明による半導体装置は、基板と、前記基板上に形成される複数のアクティブパターンと、前記複数のアクティブパターンの上部を貫通し、前記基板の上面に平行な第１方向に延在する複数のゲート構造物と、前記アクティブパターンの中央部上に形成され、前記基板の上面に平行で、前記第１方向に垂直な第２方向に延在する複数のビット線構造物と、前記複数のアクティブパターンの末端部にそれぞれ形成され、前記基板の上面に垂直な垂直方向に沿って、順次積層される第１導電パターン及び第２導電パターンをそれぞれ含む複数の下部コンタクトプラグと、前記下部コンタクトプラグ上にそれぞれ形成される複数の上部コンタクトプラグと、を有し、前記第１導電パターン間の前記第２方向への距離は一定でなく、前記第２導電パターン間の前記第２方向への距離は一定であることを特徴とする。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、アクティブパターンの末端部上にそれぞれ形成された下部コンタクトプラグの上面間の間隔を一定に形成することができる。
これにより、下部コンタクトプラグの各上面上にそれぞれ形成される上部コンタクトプラグを形成する工程の難易度を低くすることができる。
【図面の簡単な説明】
【００１０】
本発明の一実施形態に係る半導体装置の概略構成を説明するための平面図である。
本発明の一実施形態に係る半導体装置の概略構成を説明するための断面図である。
本発明の一実施形態に係る半導体装置の概略構成を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図及び断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図及び断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図及び断面図である。
本発明の一実施形態に係る半導体装置の製造方法を説明するための平面図及び断面図である。
本発明の他の実施形態に係る半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図であって、対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図であって、対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
本発明の他の実施形態に係る半導体装置の概略構成を説明するための断面図である。
本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図であって、対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図であって、対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
本発明の他の実施形態に係る半導体装置の製造方法を説明するための断面図であって、対応する平面図のＡ－Ａ’線に沿って切断した断面図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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