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公開番号2024055793
公報種別公開特許公報(A)
公開日2024-04-18
出願番号2023166446
出願日2023-09-27
発明の名称半導体パッケージ
出願人三星電子株式会社,Samsung Electronics Co.,Ltd.
代理人弁理士法人共生国際特許事務所
主分類H01L 21/3205 20060101AFI20240411BHJP(基本的電気素子)
要約【課題】生産性及び電気的特性を向上させた半導体パッケージを提供する。
【解決手段】半導体パッケージ1000は、第1回路素子が配置され第1活性面101S1及び第1非活性面101S2を有する第1半導体層101並びに第1半導体層の第1活性面上の第1ボンディング層140を含む第1半導体構造物100、その上に配置され、第2回路素子が配置される第2活性面201S1及び第2非活性面201S2を有する第2半導体層201、第2半導体層の第2活性面上の第2前面ボンディング層240並びに第2半導体層の第2非活性面上の第2後面ボンディング層250を含む半導体スタックSTと、第2半導体構造物上に配置され、第3回路素子が配置される第3活性面301S1及び第3非活性面301S2を有する第3半導体層301並びにその第3活性面上の第3ボンディング層340を含む第3半導体構造物300とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２半導体層の前記第２活性面上の第２前面ボンディング層、並びに前記第２半導体層の前記第２非活性面上の第２後面ボンディング層を含む少なくとも一つの第２半導体構造物と、
前記第２半導体構造物上に配置され、第３回路素子が配置される第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層並びに前記第３半導体層の前記第３活性面上の第３ボンディング層を含む第３半導体構造物と、を備え、
前記第１ボンディング層は、前記第２前面ボンディング層に接合され、
前記第３ボンディング層は、前記第２後面ボンディング層に接合されることを特徴とする半導体パッケージ。
続きを表示（約 1,800 文字）【請求項２】
前記少なくとも一つの第２半導体構造物は、前記第１半導体構造物と前記第３半導体構造物との間に配置され、
前記少なくとも一つの第２半導体構造物の平面積は、前記第１半導体構造物の平面積及び前記第３半導体構造物の平面積よりも小さいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記少なくとも一つの第２半導体構造物の側面を囲む封合材を更に含み、
前記封合材は、前記第１半導体構造物と前記第３半導体構造物との間に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第１半導体構造物は、
前記第１半導体層の前記第１活性面と前記第１ボンディング層との間に第１配線構造物を含む第１素子層と、
前記第１半導体層を貫通する貫通電極と、
前記第１半導体構造物の前記第１非活性面上に配置される後面配線層と、を更に含み、
前記貫通電極は、前記第１配線構造物と前記後面配線層の後面配線構造物とを電気的に連結することを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記後面配線構造物は、それぞれ異なるレベルに配置される複数の後面配線パターン及び前記後面配線パターンを連結する後面配線ビアを含むことを特徴とする請求項４に記載の半導体パッケージ。
【請求項６】
前記第１ボンディング層、前記第２前面ボンディング層、及び前記第３ボンディング層の少なくとも一つは、回路素子に連結される配線パッド、前記配線パッドを覆うパッシベーション層、前記パッシベーション層上のボンディング絶縁層、及び前記ボンディング絶縁層を貫通して前記配線パッドに接触するボンディングパッドを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記配線パッドは、アルミニウム（Ａｌ）を含み、
前記ボンディングパッドは、銅（Ｃｕ）を含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第１ボンディング層と前記第２前面ボンディング層とは、直接接合され、
前記第３ボンディング層と前記第２後面ボンディング層とは、直接接合され、
前記直接接合は、隣接する前記ボンディングパッド間の銅－銅ボンディング又は隣接する前記ボンディング絶縁層間の誘電体－誘電体ボンディングの少なくとも一つを含むことを特徴とする請求項６に記載の半導体パッケージ。
【請求項９】
第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層、前記第１活性面上に配置されて第１回路素子を含む第１素子層、及び前記第１素子層上の第１ボンディング層を含む第１半導体構造物と、
前記第１半導体構造物上に配置され、前記第１活性面に向かい合う第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２活性面上に配置されて第２回路素子を含む第２素子層、前記第２素子層上の第２前面ボンディング層、前記第２半導体層の前記第２非活性面上の第２後面ボンディング層、並びに前記第２半導体層を貫通して前記第２素子層と前記第２後面ボンディング層とを連結する貫通構造物をそれぞれ含む複数の第２半導体構造物と、
前記複数の第２半導体構造物上に配置され、前記第２非活性面に向かい合う第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層、前記第３活性面上の第３回路素子を含む第３素子層、並びに前記第３素子層上の第３ボンディング層を含む第３半導体構造物と、
前記第１半導体構造物と前記第２半導体構造物との間に、前記複数の第２半導体構造物の外側面を囲む封合材と、を備えることを特徴とする半導体パッケージ。
【請求項１０】
前記第１半導体構造物は、前記複数の第２半導体構造物のうちの最下部の第２半導体構造物とフェースツーフェース接合（ｆａｃｅｔｏｆａｃｅｂｏｎｄｉｎｇ）を行い、
前記第３半導体構造物は、前記複数の第２半導体構造物のうちの最上部の第２半導体構造物とバックツーフェース接合（ｂａｃｋｔｏｆａｃｅｂｏｎｄｉｎｇ）を行うことを特徴とする請求項９に記載の半導体パッケージ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体パッケージに関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体パッケージの小型化及び高性能化の傾向に伴い、それぞれ異なる機能を行う複数の半導体チップを一つのパッケージに内蔵するシステムインパッケージ（ＳｉＰ）技術の開発が要求されている。パッケージ内で半導体チップを連結する微細配線を形成するために、ＴＳＶ（ＴｈｒｏｕｇｈＳｉｌｉｃｏｎＶｉａ）を形成し、ボンディングパッドを介して半導体チップを互いに接合する技術が用いられている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１００２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、生産性及び電気的特性を向上させた半導体パッケージを提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体パッケージは、第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置され、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２半導体層の前記第２活性面上の第２前面ボンディング層、並びに前記第２半導体層の前記第２非活性面上の第２後面ボンディング層をそれぞれ含む少なくとも一つの第２半導体構造物と、前記第２半導体構造物上に配置され、第３回路素子が配置される第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層並びに前記第３半導体層の前記第３活性面上の第３ボンディング層を含む第３半導体構造物と、を備え、前記第１ボンディング層は、前記第２前面ボンディング層に接合され、前記第３ボンディング層は、前記第２後面ボンディング層に接合される。
【０００６】
上記目的を達成するためになされた本発明の他の態様による半導体パッケージは、第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層、前記第１活性面上に配置されて第１回路素子を含む第１素子層、及び前記第１素子層上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置され、前記第１活性面に向かい合う第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、前記第２活性面上に配置されて第２回路素子を含む第２素子層、前記第２素子層上の第２前面ボンディング層、前記第２半導体層の前記第２非活性面上の第２後面ボンディング層、並びに前記第２半導体層を貫通して前記第２素子層と前記第２後面ボンディング層とを連結する貫通構造物をそれぞれ含む複数の第２半導体構造物と、前記複数の第２半導体構造物上に配置され、前記第２非活性面に向かい合う第３活性面及び前記第３活性面に対向する第３非活性面を有する第３半導体層、前記第３活性面上の第３回路素子を含む第３素子層、並びに前記第３素子層上の第３ボンディング層を含む第３半導体構造物と、前記第１半導体構造物と前記第２半導体構造物との間に、前記複数の第２半導体構造物の外側面を囲む封合材と、を備える。
【０００７】
一実施形態による半導体パッケージは、第１回路素子が配置される第１活性面及び前記第１活性面に対向する第１非活性面を有する第１半導体層並びに前記第１半導体層の前記第１活性面上の第１ボンディング層を含む第１半導体構造物と、前記第１半導体構造物上に配置されて前記第１半導体構造物の平面積よりも小さい平面積を有する第２半導体構造物と、前記第１半導体構造物上で前記第２半導体構造物の側面を覆う封合材と、を備え、前記第２半導体構造物は、第２回路素子が配置される第２活性面及び前記第２活性面に対向する第２非活性面を有する第２半導体層、並びに前記第２半導体層の前記第２活性面上に配置されて前記第１ボンディング層に直接接合される第２前面ボンディング層を含む。
【発明の効果】
【０００８】
本発明によれば、フェースツーフェース接合（ｆａｃｅｔｏｆａｃｅｂｏｎｄｉｎｇ）を成す第１及び第２半導体構造物を形成することによって、生産性及び電気的特性を向上させた半導体パッケージを提供することができる。
【図面の簡単な説明】
【０００９】
本発明の一実施形態による半導体パッケージを示した断面図である。
本発明の一実施形態による半導体パッケージを示した部分拡大図である。
本発明の一実施形態による半導体パッケージを示した部分拡大図である。
本発明の一実施形態による半導体パッケージを示した断面図である。
本発明の一実施形態による半導体パッケージを示した断面図である。
本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
本発明の一実施形態による半導体構造物の製造過程を順に示した断面図である。
一実施形態による半導体パッケージを製造する手順を示したフローチャートである。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
一実施形態による半導体パッケージの製造過程を順に示した断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
（【００１１】以降は省略されています）

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