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公開番号2025170311
公報種別公開特許公報(A)
公開日2025-11-18
出願番号2025135985,2022557218
出願日2025-08-18,2021-10-12
発明の名称半導体装置
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 53/00 20230101AFI20251111BHJP()
要約【課題】新規な半導体装置を提供する。
【解決手段】トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、ワード線と、ビット線と、プレート線と、を有し、トランジスタのゲートはワード線と電気的に接続され、トランジスタのソースまたはドレインの一方はビット線と電気的に接続され、トランジスタのソースまたはドレインの他方は容量素子の一方の電極と電気的に接続され、容量素子の他方の電極はプレート線と電気的に接続され、ワード線にトランジスタのオン状態またはオフ状態を制御する電位を供給する機能と、ビット線に第1電位または第2電位を供給する機能と、プレート線に、第3電位、第4電位、または第5電位を供給する機能と、を備える半導体装置。
【選択図】図2
特許請求の範囲【請求項１】
トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、
第１乃至第３配線と、を有し、
前記トランジスタのゲートは前記第１配線と電気的に接続され、
前記トランジスタのソースまたはドレインの一方は前記第２配線と電気的に接続され、
前記トランジスタのソースまたはドレインの他方は前記容量素子の一方の電極と電気的に接続され、
前記容量素子の他方の電極は前記第３配線と電気的に接続され、
前記トランジスタをオン状態またはオフ状態にする電位を前記第１配線に供給する機能と、
第１電位または第２電位を前記第２配線に供給する機能と、
第３電位、第４電位、または第５電位を前記第３配線に供給する機能と、
を備える半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、半導体装置および電子機器に関する。
続きを表示（約 2,600 文字）【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的な本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、またはそれらの検査方法を一例として挙げることができる。
【背景技術】
【０００３】
近年、ＬＳＩ、ＣＰＵ、メモリ（記憶装置）などの半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末など様々な電子機器に使用されている。また、メモリは、演算処理実行時の一時記憶、データの長期記憶など、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどがある。
【０００４】
また、非特許文献１に示すように、強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）を用いたメモリの研究開発が活発に行われている。また、次世代の強誘電性メモリのために、強誘電性のＨｆＯ
２
ベースの材料の研究（非特許文献２）、ハフニウム酸化物薄膜の強誘電性に関する研究（非特許文献３）、ＨｆＯ
２
薄膜の強誘電性に関する研究（非特許文献４）、及び強誘電体Ｈｆ
０．５
Ｚｒ
０．５
Ｏ
２
を用いたＦｅＲＡＭとＣＭＯＳとの統合の実証（非特許文献５）など、酸化ハフニウム関連の研究も活発に行われている。
【先行技術文献】
【非特許文献】
【０００５】
Ｔ．Ｓ．Ｂｏｅｓｃｋｅ，ｅｔａｌ，“Ｆｅｒｒｏｅｌｅｃｔｒｉｃｉｔｙｉｎｈａｆｎｉｕｍｏｘｉｄｅｔｈｉｎｆｉｌｍｓ”，ＡＰＬ９９，２０１１
ＺｈｅｎＦａｎ，ｅｔａｌ，“ＦｅｒｒｏｅｌｅｃｔｒｉｃＨｆＯ２－ｂａｓｅｄｍａｔｅｒｉａｌｓｆｏｒｎｅｘｔ－ｇｅｎｅｒａｔｉｏｎｆｅｒｒｏｅｌｅｃｔｒｉｃｍｅｍｏｒｉｅｓ”，ＪＯＵＲＮＡＬＯＦＡＤＶＡＮＣＥＤＤＩＥＬＥＣＴＲＩＣＳ，Ｖｏｌ．６，Ｎｏ．２，２０１６
ＪｕｎＯｋｕｎｏ，ｅｔａｌ，“ＳｏＣｃｏｍｐａｔｉｂｌｅ１Ｔ１ＣＦｅＲＡＭｍｅｍｏｒｙａｒｒａｙｂａｓｅｄｏｎｆｅｒｒｏｅｌｅｃｔｒｉｃＨｆ０．５Ｚｒ０．５Ｏ２”，ＶＬＳＩ２０２０
鳥海明、「ＨｆＯ２薄膜の強誘電性」、応用物理学会、第８８巻、第９号、２０１９
Ｔ．Ｆｒａｎｃｏｉｓ，ｅｔａｌ，“ＤｅｍｏｎｓｔｒａｔｉｏｎｏｆＢＥＯＬ－ｃｏｍｐａｔｉｂｌｅｆｅｒｒｏｅｌｅｃｔｒｉｃＨｆ０．５Ｚｒ０．５Ｏ２ｓｃａｌｅｄＦｅＲＡＭｃｏ－ｉｎｔｅｇｒａｔｅｄｗｉｔｈ１３０ｎｍＣＭＯＳｆｏｒｅｍｂｅｄｄｅｄＮＶＭａｐｐｌｉｃａｔｉｏｎｓ”，ＩＥＤＭ２０１９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一態様は、新規な記憶装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、消費電力が少ない半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性が高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量が大きい半導体装置を提供することを課題の一とする。
【０００７】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書または図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、および他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、および他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【０００８】
本発明の一態様は、トランジスタと、強誘電体を含む容量素子と、を含むメモリセルと、第１乃至第３配線と、を有し、トランジスタのゲートは第１配線と電気的に接続され、トランジスタのソースまたはドレインの一方は第２配線と電気的に接続され、トランジスタのソースまたはドレインの他方は容量素子の一方の電極と電気的に接続され、容量素子の他方の電極は第３配線と電気的に接続され、トランジスタをオン状態またはオフ状態にする電位を第１配線に供給する機能と、第１電位または第２電位を第２配線に供給する機能と、第３電位、第４電位、または第５電位を第３配線に供給する機能と、を備える半導体装置である。
【０００９】
トランジスタは、チャネルが形成される半導体に酸化物半導体を含むことが好ましい。酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。
【００１０】
強誘電体は、アルミニウム、ガリウム、またはインジウムの少なくとも一と、窒素と、を含む、材料を用いることができる。
（【００１１】以降は省略されています）

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