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公開番号2025169953
公報種別公開特許公報(A)
公開日2025-11-14
出願番号2025135166,2022195724
出願日2025-08-14,2019-01-31
発明の名称3次元メモリデバイスにおける階段構造の形成
出願人長江存儲科技有限責任公司,Yangtze Memory Technologies Co.,Ltd.
代理人個人,個人,個人
主分類H10B 43/50 20230101AFI20251107BHJP()
要約【課題】3Dメモリデバイスの階段構造を形成するための方法を提供する。
【解決手段】3Dメモリデバイスの階段構造を形成するための方法であって、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第1のマスク積層体を形成する段階と、交互層積層体の上にN個のサブ階段構造領域を含む階段構造領域を画定するために、リソグラフィプロセスを用いて第1のマスク積層体をパターニングする段階であって、Nが1より大きい、第1のマスク積層体をパターニングする段階と、階段構造領域の上に第1の階段構造を形成する段階であって、第1の階段構造が階段構造領域のそれぞれにおいてM個のステップを有し、Mが1より大きい、第1の階段構造を形成する段階と、第1の階段構造の上に第2の階段構造を形成する段階と、を含み、第2の階段構造が、階段構造領域において2*N*M個のステップを有する。
【選択図】図6C
特許請求の範囲【請求項１】
導体／誘電体層の対を含む交互層積層体と、
第１の方向において前記交互層積層体を通って延在する半導体チャネルを含む記憶構造と、
３つのサブ階段構造領域を含む階段構造領域と、を含み、
前記サブ階段構造領域の各々が、第１のステップダウン方向を有する第１の階段ステップと、前記第１のステップダウン方向の反対側である第２のステップダウン方向を有する第２の階段ステップと、を含み、
前記第１の階段ステップ及び前記第２の階段ステップの各々が、異なる導体／誘電体層の対に対応する、３Ｄメモリデバイス。
続きを表示（約 770 文字）【請求項２】
各導体層がファンアウト接続によってアクセスできる、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記３つのサブ階段構造領域の各々が、前記交互層積層体における異なる導体層の部分を露出するように構成される、請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記３つのサブ階段構造領域の内の少なくとも１つが２×Ｍ個の階段ステップを含み、前記２×Ｍ個の階段ステップの各々が、異なる導体／誘電体の対に対応し、Ｍが２より大きい、請求項１に記載の３Ｄメモリデバイス。
【請求項５】
前記３つのサブ階段構造領域の各々が、偶数個の階段ステップを含み、前記偶数個の階段ステップの各々が、異なる導体／誘電体層の対に対応する、請求項１に記載の３Ｄメモリデバイス。
【請求項６】
前記３つのサブ階段構造領域の各々における最上部の階段ステップが、各サブ階段構造領域の中央にある、請求項１に記載の３Ｄメモリデバイス。
【請求項７】
前記３つのサブ階段構造領域の各々における最下部の階段ステップが、各サブ階段構造領域の中央にある、請求項１に記載の３Ｄメモリデバイス。
【請求項８】
前記３つのサブ階段構造領域の各々が、異なる誘電体層の対を露出させる、請求項１に記載の３Ｄメモリデバイス。
【請求項９】
前記第１の方向において、且つ、前記半導体チャネルと前記交互層積層体の導体層との間に積層されたメモリセルをさらに含む、請求項１に記載の３Ｄメモリデバイス。
【請求項１０】
前記第１の方向に垂直な第２の方向に沿って延在するスリットをさらに含む、請求項１に記載の３Ｄメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は、３次元（３Ｄ）メモリデバイス及びその製造方法に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
プレーナメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズムおよび製造プロセスを改善することによってより小さく縮小される。しかし、メモリセルの特徴体の大きさが下限に近付くにつれて、プレーナプロセス及び製造技術は困難になり、高コストになる。結果として、プレーナメモリセルのメモリ密度は上限に近づいている。
【０００３】
３Ｄメモリアーキテクチャは、プレーナメモリセルの密度限界に対処しうる。３Ｄメモリアーキテクチャは、メモリアレイ及び、メモリアレイへ、及びメモリアレイからの信号を制御するための周辺デバイスを含む。典型的な３Ｄメモリアーキテクチャは、基板上に配置されたゲート電極と、基板内へのワード線を通り、交差する複数の半導体チャネルとの積層体を含む。ワード線と半導体チャネルとの交点が、メモリセルを形成する。
【０００４】
３Ｄメモリアーキテクチャは、個別のメモリセルそれぞれの制御を可能にする電気接点スキームを必要とする。１つの電気接点スキームは、個別のメモリセルそれぞれのワード線へ接続するための階段構造を形成することである。階段構造は、典型的な３Ｄメモリデバイスにおいて半導体チャネルに沿って３２本を超えるワード線を接続するのに使用されてきた。
【０００５】
半導体技術が進歩するにつれて、３ＤＮＡＮＤメモリデバイスなどの３Ｄメモリデバイスは、酸化物／窒化物（ＯＮ）層が増加し続けている。結果として、そのような階段構造を形成するために使用される既存の複数サイクルトリム及びエッチングプロセスは、スループットが低く、高額である。
【発明の概要】
【課題を解決するための手段】
【０００６】
３Ｄメモリデバイスの階段構造を形成するための方法の実施形態が、本明細書において開示される。開示される構造及び方法は、３Ｄメモリデバイスの製造の複雑さ及び製造コストの低減を含むがこれに限定しない多数の利益を提供する。
【０００７】
いくつかの実施形態において、３Ｄメモリデバイスを形成するための方法は、基板の上に配置された複数の誘電体層の対を含む交互層積層体を形成する段階と、交互層積層体の上に第１のマスク積層体を形成する段階と、交互層積層体の上にＮ個のサブ階段構造領域を含む階段構造領域を画定するために、第１のマスク積層体をパターニングする段階であって、Ｎが１より大きい、第１のマスク積層体をパターニングする段階と、階段構造領域の上に第１の階段構造を形成する段階であって、第１の階段構造が階段構造領域のそれぞれにおいてＭ個のステップを有し、Ｍが１より大きい、第１の階段構造を形成する段階と、第１の階段構造の上に第２の階段構造を形成する段階と、を含み、第２の階段構造が、階段構造領域において２＊Ｎ＊Ｍ個のステップを有する。いくつかの実施形態において、本方法は、基板上の積層記憶領域の複数の垂直半導体チャネルを形成する段階をさらに含む。いくつかの実施形態において、階段構造領域のそれぞれが、積層記憶領域に隣接する。
【０００８】
いくつかの実施形態において、３Ｄメモリデバイスは、基板上に配置された交互層積層体と、複数の垂直半導体チャネルを含む記憶構造と、記憶構造に隣接する複数の階段構造領域と、交互層積層体の複数の層積層体の一部を露出するために階段構造領域のそれぞれに配置された階段構造と、を含む。いくつかの実施形態において、階段構造がＮ個のサブ階段構造領域を含み、Ｎが１より大きい。いくつかの実施形態において、Ｎ個のサブ階段構造領域のそれぞれが２＊Ｍ個のステップを含み、Ｍが１より大きい。
【０００９】
本開示のその他の態様は、本開示の説明、特許請求の範囲及び図面に照らせば当業者は理解できるであろう。
【００１０】
本明細書に組み込まれ、明細書の一部をなす添付した図面は、本開示の実施形態を例示し、説明とともに、本開示の原理を説明する役割をさらに果たし、当業者は本開示の実施及び使用が可能になる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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