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公開番号2025168995
公報種別公開特許公報(A)
公開日2025-11-12
出願番号2024073929
出願日2024-04-30
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人弁理士法人筒井国際特許事務所
主分類H10D 30/65 20250101AFI20251105BHJP()
要約【課題】LDMOSFETのオフ耐圧を低下させることなく、LDMOSFETのしきい値電圧を低減する。
【解決手段】半導体装置は、オフセットドレイン領域ODとp型ウェルPWLを有する。ゲート電極のゲート長方向において、オフセットドレイン領域ODとp型ウェルPWLの第1部分P1との間の第1距離は、オフセットドレイン領域ODとp型ウェルPWLの第2部分P2との間の第2距離よりも大きい。半導体装置は、エピタキシャル層EPIのうちのオフセットドレイン領域ODとソース領域SRとの間に位置する部分内に形成されたn型半導体領域NRを有する。
【選択図】図13
特許請求の範囲【請求項１】
第１導電型の半導体基板と、
前記半導体基板内に形成され、かつ、前記半導体基板の不純物濃度よりも高い不純物濃度を有し、第１部分および第２部分を有する前記第１導電型の第１ウェルと、
前記半導体基板内に形成され、かつ、前記第１ウェルと離れており、かつ、前記第１導電型とは反対の第２導電型のオフセットドレイン領域と、
前記オフセットドレイン領域内に形成され、かつ、前記オフセットドレイン領域の不純物濃度よりも高い不純物濃度を有する前記第２導電型のドレイン領域と、
前記第１ウェルの前記第１部分と部分的に重なるように前記半導体基板内に形成され、前記オフセットドレイン領域と離れている前記第２導電型のソース領域と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート電極のゲート長方向において、前記オフセットドレイン領域と前記第１ウェルの前記第１部分との間の第１距離は、前記オフセットドレイン領域と前記第１ウェルの前記第２部分との間の第２距離よりも大きく、
前記半導体装置は、前記半導体基板のうちの前記オフセットドレイン領域と前記ソース領域との間に位置する部分内に形成された前記第２導電型の第１半導体領域を有する、半導体装置。
続きを表示（約 880 文字）【請求項２】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記半導体基板のうちの前記オフセットドレイン領域と前記第１ウェルの前記第２部分との間に位置する部分内に形成されている。
【請求項３】
請求項２に記載の半導体装置において、
前記第１半導体領域は、前記第１ウェル内にも延在する。
【請求項４】
請求項１に記載の半導体装置において、
前記第１半導体領域は、前記半導体基板のうちの前記オフセットドレイン領域と前記第１ウェルの前記第２部分内との間に位置する部分内に形成されないように配置される。
【請求項５】
請求項１に記載の半導体装置において、
前記第１半導体領域の不純物濃度は、前記半導体基板の不純物濃度よりも高い。
【請求項６】
請求項５に記載の半導体装置において、
前記第１半導体領域の不純物濃度は、前記第１ウェルの不純物濃度よりも低い。
【請求項７】
請求項５に記載の半導体装置において、
前記第１半導体領域の不純物濃度は、前記第１ウェルの不純物濃度よりも高い。
【請求項８】
請求項１に記載の半導体装置において、
前記第１導電型は、ｐ型であり、
前記第２導電型は、ｎ型であり、
前記ゲート電極は、ｎチャネル型電界効果トランジスタのゲート電極であり、
前記ｎチャネル型電界効果トランジスタは、負のしきい値電圧を有する。
【請求項９】
請求項１に記載の半導体装置において、
前記半導体装置は、前記オフセットドレイン領域内に形成された溝を有し、
前記溝には、絶縁材料が充填されている。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１ウェルの前記第１部分と前記第１ウェルの前記第２部分は、前記ゲート電極のゲート幅方向において隣り合っている。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、横方向拡散電界効果トランジスタ（ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor））を含む半導体装置に適用して有効な技術に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
特開２０２０－１２９５９７号公報（特許文献１）は、ＬＤＭＯＳＦＥＴを含む半導体装置に関する技術を記載している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１２９５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ＬＤＭＯＳＦＥＴを含む半導体装置において、ＬＤＭＯＳＦＥＴのオフ耐圧を低下させることなく、ＬＤＭＯＳＦＥＴのしきい値電圧を低減することが望まれている。
【０００５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【０００６】
一実施の形態において、半導体装置は、第１部分と第２部分を有するｐ型ウェルと、半導体基板内に形成され、且つオフセットドレイン領域とソース領域との間に配置されたｎ型半導体領域と、を備える。
【発明の効果】
【０００７】
一実施の形態におけるＬＤＭＯＳＦＥＴを含む半導体装置によれば、ＬＤＭＯＳＦＥＴのオフ耐圧を低下させることなく、ＬＤＭＯＳＦＥＴのしきい値電圧を低減できる。
【図面の簡単な説明】
【０００８】
抵抗素子から構成される定電流源の構成を示す図である。
図１に示す定電流源において、電流－電圧特性を示すグラフである。
デプレッション型ＭＯＳＦＥＴと抵抗素子の組み合わせから構成される定電流源の構成を示す図である。
図３に示す定電流源において、電流－電圧特性を示すグラフである。
第１関連技術におけるＬＤＭＯＳＦＥＴを示す平面図である。
図５のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図５のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図５のＣ－Ｃ線に沿うＬＤＭＯＳＦＥＴの断面図である。
第２関連技術におけるＬＤＭＯＳＦＥＴを示す平面図である。
図９のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図９のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図９のＣ－Ｃ線に沿うＬＤＭＯＳＦＥＴの断面図である。
実施の形態１におけるＬＤＭＯＳＦＥＴを示す平面図である。
図１３のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図１３のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図１３のＣ－Ｃ線に沿うＬＤＭＯＳＦＥＴの断面図である。
変形例におけるＬＤＭＯＳＦＥＴを示す平面図である。
図１７のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図１７のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
実施の形態１における半導体装置の製造工程を示す図である。
図２０に続く半導体装置の製造工程を示す図である。
図２１に続く半導体装置の製造工程を示す図である。
図２２に続く半導体装置の製造工程を示す図である。
図２３に続く半導体装置の製造工程を示す図である。
図２４に続く半導体装置の製造工程を示す図である。
ｎ型半導体領域を形成するための開口部の構成例を示す図である。
ｎ型半導体領域を形成するための開口部の他の構成例を示す図である。
ｎ型半導体領域を形成するための開口部の他の構成例を示す図である。
実施の形態２におけるＬＤＭＯＳＦＥＴを示す平面図である。
図２９のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図２９のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図２９のＣ－Ｃ線に沿うＬＤＭＯＳＦＥＴの断面図である。
実施の形態３におけるＬＤＭＯＳＦＥＴを示す平面図である。
図３３のＡ－Ａ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図３３のＢ－Ｂ線に沿うＬＤＭＯＳＦＥＴの断面図である。
図３３のＣ－Ｃ線に沿うＬＤＭＯＳＦＥＴの断面図である。
（ａ）は、図１４と図３４において、深さ方向におけるエピタキシャル層内の不純物プロファイルを示す図であり、（ｂ）は、図１５と図３５において、深さ方向におけるエピタキシャル層内の不純物プロファイルを示す図である。
第１部分と第２部分を有する「ラダー構造」からなるｐ型ウェルおよびｎ型半導体領域を有するＬＤＭＯＳＦＥＴにおいて、ソース領域に流れるメイン電流およびサブ電流を示す図である。
実施の形態３において、メイン電流の電流－電圧特性およびサブ電流の電流－電圧特性を示すグラフである。
【発明を実施するための形態】
【０００９】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１０】
＜デプレッション型電界効果トランジスタの有用性＞
電界効果トランジスタとして、デプレッション型電界効果トランジスタとエンハンスト型電界効果トランジスタが知られている。「デプレッション型電界効果トランジスタ」がｎチャネル型電界効果トランジスタである場合、「デプレッション型電界効果トランジスタ」は、負のしきい値電圧を有する。一方、「エンハンスト型電界効果トランジスタ」がｎチャネル型電界効果トランジスタである場合、「エンハンスト型電界効果トランジスタ」は、正のしきい値電圧を有する。「デプレッション型電界効果トランジスタ」は、ノーマリオン型トランジスタとも呼ばれる。また、「エンハンスト型電界効果トランジスタ」は、ノーマリオフ型トランジスタとも呼ばれる。
（【００１１】以降は省略されています）

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