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公開番号2025168586
公報種別公開特許公報(A)
公開日2025-11-07
出願番号2025149204,2024121992
出願日2025-09-09,2021-06-23
発明の名称電界効果トランジスタ
出願人株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H10D 30/66 20250101AFI20251030BHJP()
要約【課題】複数のp型ディープ層を有する電界効果トランジスタにおいて、高耐圧化を実現する技術を提案する。
【解決手段】電界効果トランジスタ10は、トレンチ14の下側に配置されており、上側から半導体基板12を見たときにトレンチの長手方向に沿って伸びているp型トレンチ下層35と、複数のp型ディープ層36と、複数のn型ディープ層37と、を有する。各p型ディープ層が、ボディ層34から下側に突出しており、上側から半導体基板を見たときにトレンチに対して交差する第1方向に沿って伸びており、第1方向に対して直交する第2方向に間隔部を開けて配置されており、トレンチの下側に配置されているp型トレンチ下層に接している。各n型ディープ層が、対応する間隔部内に配置されており、ボディ層の下側に位置するトレンチの側面でゲート絶縁膜に接している。
【選択図】図1
特許請求の範囲【請求項１】
電界効果トランジスタ（１０）であって、
上面にトレンチ（１４）が設けられた半導体基板（１２）と、
前記トレンチの内面を覆うゲート絶縁膜（１６）と、
前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）、
を有し、
前記半導体基板が、
前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
前記トレンチの下側に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びているｐ型トレンチ下層（３５）と、
複数のｐ型ディープ層（３６）と、
複数のｎ型ディープ層（３７）、
を有し、
前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記トレンチの下側に配置されている前記ｐ型トレンチ下層に接しており、
前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している、
電界効果トランジスタ。
続きを表示（約 1,200 文字）【請求項２】
前記ソース層は、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びている、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記半導体基板が、
前記ボディ層上に設けられており、前記ボディ層よりも高いｐ型不純物濃度を有するコンタクト層（３２）、を有しており、
前記コンタクト層は、上側から前記半導体基板を見たときに前記トレンチの長手方向に対して平行に伸びている、請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記各ｎ型ディープ層は、
ｎ型ディープ下層（１３７Ａ）と、
前記ｎ型ディープ下層の上側に配置されており、前記ｎ型ディープ下層よりも高いｎ型不純物濃度を有するｎ型ディープ上層（１３７Ｂ）、
を有し、
前記ｎ型ディープ上層は、前記トレンチの底面よりも上側に配置されている、請求項１～３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記各ｐ型ディープ層は、
ｐ型ディープ下層（１３６Ａ）と、
前記ｐ型ディープ下層の上側に配置されており、前記ｐ型ディープ下層よりも高いｐ型不純物濃度を有するｐ型ディープ上層（１３６Ｂ）、
を有し、
前記ｐ型ディープ上層は、前記トレンチの底面よりも上側に配置されている、請求項１～４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
対応する前記トレンチの底面から前記各ｐ型トレンチ下層の下面までの深さは、前記半導体基板の上面から前記ボディ層の下面までの深さと一致する、請求項１～５のいずれか一項に記載の電界効果トランジスタ。
【請求項７】
前記ｐ型トレンチ下層は、前記トレンチの底面から離れている、請求項６に記載の電界効果トランジスタ。
【請求項８】
前記ｐ型トレンチ下層は、深さ方向に濃度が異なる複数の部分を有している、請求項６に記載の電界効果トランジスタ。
【請求項９】
前記ｐ型トレンチ下層は、
第１ｐ型トレンチ下層（１３５Ａ）と、
前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
を有し、
前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が濃い、請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記ｐ型トレンチ下層は、
第１ｐ型トレンチ下層（１３５Ａ）と、
前記第１ｐ型トレンチ下層の上側に配置されている第２ｐ型トレンチ下層（１３５Ｂ）、
を有し、
前記第２ｐ型トレンチ下層は、前記第１ｐ型トレンチ下層よりも濃度が薄い、請求項８に記載の電界効果トランジスタ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、電界効果トランジスタとその製造方法に関する。
続きを表示（約 4,100 文字）【０００２】
特許文献１には、トレンチゲート型の電界効果トランジスタが開示されている。この電界効果トランジスタは、ボディ層から下側に突出する複数のｐ型ディープ層を有している。各ｐ型ディープ層は、上側から半導体基板を見たときにトレンチに対して交差するように伸びている。複数のｐ型ディープ層は、その幅方向に間隔部を開けて配置されている。各ｐ型ディープ層は、ボディ層からトレンチの底面よりも下側まで伸びている。特許文献１に開示の電界効果トランジスタの一例では、各ｐ型ディープ層は、ボディ層の下側に位置するトレンチの側面及びトレンチの底面でゲート絶縁膜に接している。また、電界効果トランジスタは、ボディ層及び各ｐ型ディープ層に接するｎ型のドリフト層を有している。この電界効果トランジスタがオフすると、ボディ層からドリフト層内に空乏層が広がる。ドリフト層内に広がる空乏層によって、ソース－ドレイン間の電圧が保持される。また、この電界効果トランジスタがオフすると、各ディープｐ層からもドリフト層内に空乏層が広がる。各ディープｐ層がトレンチの底面でゲート絶縁膜に接しているので、各ディープｐ層から広がる空乏層によってトレンチの底面の周辺のドリフト層が空乏化される。このように、各ディープｐ層からトレンチの底面の周辺に広がる空乏層によって、トレンチの底面の周辺のゲート絶縁膜及びドリフト層で電界集中が生じることが抑制される。したがって、この電界効果トランジスタは、高い耐圧を有する。
【先行技術文献】
【特許文献】
【０００３】
特開２００９－１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような複数のｐ型ディープ層を有する電界効果トランジスタでは、トレンチの底面の周辺のゲート絶縁膜における電界集中をさらに緩和し、高耐圧化するための技術が必要である。本明細書では、複数のｐ型ディープ層を有する電界効果トランジスタにおいて、高耐圧化を実現する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する電界効果トランジスタ（１０）は、上面にトレンチ（１４）が設けられた半導体基板（１２）と、前記トレンチの内面を覆うゲート絶縁膜（１６）と、前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）、を有することができる。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、前記トレンチの下側に配置されており、上側から前記半導体基板を見たときに前記トレンチの長手方向に沿って伸びているｐ型トレンチ下層（３５）と、複数のｐ型ディープ層（３６）と、複数のｎ型ディープ層（３７）を有することができる。前記各ｐ型ディープ層が、前記ボディ層から下側に突出しており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、上側から前記半導体基板を見たときに前記トレンチに対して交差する第１方向に沿って伸びており、上側から前記半導体基板を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記トレンチの下側に配置されている前記ｐ型トレンチ下層に接している。前記各ｎ型ディープ層が、対応する前記間隔部内に配置されており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。
【０００６】
この電界効果トランジスタは、トレンチの下側に配置されているｐ型トレンチ下層を有している。このため、電界効果トランジスタがオフするときにトレンチの底面の周辺の電界集中が緩和される。この結果、この電界効果トランジスタは、高い耐圧を有することができる。さらに、この電界効果トランジスタでは、ｐ型トレンチ下層が複数のｐ型ディープ層を介してボディ層に電気的に接続されている。このため、ｐ型トレンチ下層の電位が安定し、この電界効果トランジスタのスイッチング特性が悪化することが抑えられている。このように、この電界効果トランジスタでは、ｐ型トレンチ下層と複数のｐ型ディープ層を組合せたことにより、スイッチング特性の悪化を抑えながら、耐圧を改善することができる。
【０００７】
本明細書が開示する電界効果トランジスタ（１０）の製造方法は、ｎ型のエピタキシャル層（５０）に複数のｐ型ディープ層（３６）と複数のｎ型ディープ層（３７）を形成するディープ層形成工程であって、前記各ｐ型ディープ層が、上側から前記エピタキシャル層を見たときに第１方向に沿って伸びており、上側から前記エピタキシャル層を見たときに前記第１方向に対して直交する第２方向に間隔部を開けて配置されており、前記各ｎ型ディープ層が、対応する前記間隔部内に配置されている、ディープ層形成工程と、前記エピタキシャル層の表面から前記複数のｐ型ディープ層と前記複数のｎ型ディープ層を超えない深さのトレンチ（１４）を形成するトレンチ形成工程であって、前記トレンチは、上側から前記エピタキシャル層を見たときに前記複数のｐ型ディープ層と前記複数のｎ型ディープ層に交差している、トレンチ形成工程と、イオン注入技術を利用して、前記エピタキシャル層の表面に向けてｐ型不純物を導入し、前記複数のｐ型ディープ層と前記複数のｎ型ディープ層の上側にボディ層（３４）を形成するボディ層形成工程と、イオン注入技術を利用して、前記トレンチの底面の下側にｐ型トレンチ下層（３５）を形成する、ｐ型トレンチ下層形成工程、を有することができる。
【０００８】
この電界効果トランジスタの製造方法によると、ｐ型トレンチ下層と複数のｐ型ディープ層を有する電界効果トランジスタを製造することができる。
【図面の簡単な説明】
【０００９】
ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の拡大断面図。
トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の拡大断面図。
ｐ型ディープ層３６及びｎ型ディープ層３７を含むＭＯＳＦＥＴ１０の拡大ｙｚ断面図。
ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。
トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。
トレンチ１４、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。
ｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７を含む拡大ｘｙ断面であって、半導体基板１２を上から見たときのｐ型トレンチ下層３５、ｐ型ディープ層３６及びｎ型ディープ層３７の配置を示すＭＯＳＦＥＴ１０の変形例の拡大断面図。
ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の製造方法の説明図。
ＭＯＳＦＥＴ１０の変形例の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。
【発明を実施するための形態】
【００１０】
図１、２に示す実施形態のＭＯＳＦＥＴ１０（metal-oxide-semiconductor field effect transistor）は、半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。半導体基板１２は、炭化シリコン（すなわち、ＳｉＣ）により構成されている。なお、半導体基板１２がシリコン、窒化ガリウム等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。図２に示すように、複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に沿って長く伸びている。複数のトレンチ１４は、ｘ方向に間隔を開けて配置されている。
（【００１１】以降は省略されています）

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