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公開番号2025148125
公報種別公開特許公報(A)
公開日2025-10-07
出願番号2024048735
出願日2024-03-25
発明の名称半導体装置、シリアル伝送システム、データをシリアル伝送する方法
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H04L 25/02 20060101AFI20250930BHJP(電気通信技術)
要約【課題】パラレルデータがシリアルデータにフォーマット変換された後におけるシリアルデータ値の異常を検知可能な自己検知機能を有する半導体装置を提供する。
【解決手段】半導体装置は、パラレルデータ入力25、パラレルデータ出力23を有するパラレルシリアル変換回路13であって、パラレルシリアル変換回路13は、パラレルデータ入力25に受けパラレルデータ信号の一組のパラレルデータから変換される一組のシリアルデータにおけるそれぞれのデータ値を含むシリアルデータ信号を生成すると共にシリアルデータ信号をパラレルデータ出力23に提供するように構成される、パラレルシリアル変換回路13と、パラレルデータ出力23からのシリアルデータ信号から一組の再生パラレルデータを示す再生信号を生成する構成される再生回路15と、再生信号の少なくとも一部と一組のパラレルデータ信号の少なくとも一部との一致/不一致を判定する判定回路17と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
一組のパラレルデータ信号を受けるように構成される複数のパラレルデータ入力、及びパラレルデータ出力を有するパラレルシリアル変換回路であって、パラレルシリアル変換回路は、前記パラレルデータ入力に受けた前記パラレルデータ信号の一組のパラレルデータから変換される一組のシリアルデータにおける複数のシリアルデータ値をそれぞれ含む複数のシリアルデータ信号を生成すると共に前記シリアルデータ信号を順に前記パラレルデータ出力に提供するように構成される、パラレルシリアル変換回路と、
前記パラレルデータ出力からの前記シリアルデータ信号から一組の再生パラレルデータを示す再生信号を生成する構成される再生回路と、
一組の前記再生信号の少なくとも一部と一組の前記パラレルデータ信号の少なくとも一部との一致／不一致を判定するように構成される判定回路と、
を備える、半導体装置。
続きを表示（約 1,300 文字）【請求項２】
前記パラレルシリアル変換回路は、複数の第１格納回路を含み、
前記第１格納回路は、前記パラレルデータ出力に接続される出力を有し、
前記第１格納回路は、前記シリアルデータの配列を規定する複数のタイミングクロックよって規定されるそれぞれの期間に前記パラレルデータ信号を順に送出するように構成される、
請求項１に記載された半導体装置。
【請求項３】
前記再生回路は、複数の第２格納回路を含み、
前記第２格納回路は、前記パラレルデータ出力に接続される入力を有し、
前記第２格納回路は、前記タイミングクロックからの反転タイミングクロックに応答して、前記パラレルデータ出力から信号を取り込む、
請求項２に記載された半導体装置。
【請求項４】
前記パラレルシリアル変換回路は、複数の第３格納回路を含み、
前記第３格納回路は、前記パラレルデータ入力に接続され、
前記第３格納回路は、前記パラレルデータ信号を取り込むタイミングを規定する取込クロックに同期して、前記パラレルデータ入力からの値を取り込み、
前記第３格納回路は、前記第１格納回路の入力に接続される、
請求項２に記載された半導体装置。
【請求項５】
前記パラレルシリアル変換回路は、前記パラレルデータ入力からの内部パラレルデータ信号を提供するように構成されるパラレルデータ出力を有し、
前記判定回路は、前記パラレルデータ出力からの内部パラレルデータ信号と前記再生信号との一致／不一致を判定するように構成される、
請求項４に記載された半導体装置。
【請求項６】
前記第３格納回路は、前記パラレルデータ出力に接続されるそれぞれの出力を有する、
請求項５に記載された半導体装置。
【請求項７】
前記パラレルシリアル変換回路は、複数の第４格納回路を含み、
前記第４格納回路は、前記第３格納回路の出力に接続される入力を有し、
前記第４格納回路は、前記パラレルデータ出力に接続されるそれぞれの出力を有する、
請求項５に記載された半導体装置。
【請求項８】
前記判定回路は、一組の前記パラレルデータ信号の少なくとも一部と前記パラレルデータ信号との一致／不一致を判定するように構成される判定器を含み、
前記判定回路は、前記判定器の出力に接続される論理和回路を含む、
請求項１に記載された半導体装置。
【請求項９】
前記判定回路は、前記再生信号と前記パラレルデータ信号との一致／不一致を判定するように構成される排他的論理和を含む、
請求項１に記載された半導体装置。
【請求項１０】
請求項１から請求項９のいずれか一項に記載された半導体装置と、
前記半導体装置と有線のシリアル伝送路を介して接続されたシリアル伝送受信装置と、
を備えるシリアル伝送システム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置、シリアル伝送システム、及びデータをシリアル伝送する方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１は、パラレルシリアル変換回路を開示する。
【先行技術文献】
【特許文献】
【０００３】
特開２００２－９６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置間のデータ伝送、例えば映像データ転送には、高速シリアルインタフェースが使用される。高速シリアルインタフェースは、パラレルデータフォーマットをシリアルデータフォーマットに変換するパラレルシリアル変換回路を含む。このシリアルインタフェースの送信回路は、パラレルシリアル変換回路からのシリアルデータを受ける。送信回路は、パラレルシリアル変換回路からのシリアルデータを高速の転送クロックに同期して送信する。送信データは、受信回路によって転送クロックに同期して受信される。受信回路は、シリアルデータ転送における転送クロックの異常を検知できる一方で、しかしながら、受信したシリアルデータの値の異常を検知できない。
【０００５】
パラレルシリアル変換回路は、シリアルデータ転送クロックに同期して動作する送信回路に前置されて、これ故に、パラレルデータのクロックに比べて高速なシリアルデータ転送クロックで動作する論理回路を含む。パラレルシリアル変換回路の論理回路は、パラレルデータ配列からシリアルデータ配列へ変換された信号を生成するように動作する。具体的には、これらの論理ゲート回路は、転送クロックに同期して、論理ゲート回路の電源電圧にほぼ等しい振幅の電気信号を処理する。また、このような論理ゲート回路は、パラレルデータからシリアルデータ配列へ順次に変換された信号をシリアルに処理する。
【０００６】
半導体装置は、シリアルデータ送信回路を含み、シリアルデータ送信回路は、様々な環境で動作して、シリアルデータ転送クロックに同期して順次にデータを送信する。求められていることは、そのような環境において、テストモードだけでなくテストモードの設定無しに、シリアルデータの値の異常を検知することである。
【０００７】
本開示は、パラレルデータがシリアルデータにフォーマット変換された後におけるシリアルデータの異常値を検知可能な自己検知機能を有する半導体装置を提供することを目的とする。また、本開示は、半導体装置を含むシリアル伝送システム、及びシリアル伝送システムを用いてデータをシリアル伝送する方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の第１態様に係る半導体装置は、一組のパラレルデータ信号を受けるように構成される複数のパラレルデータ入力、及びパラレルデータ出力を有するパラレルシリアル変換回路であって、パラレルシリアル変換回路は、前記パラレルデータ入力に受けた前記パラレルデータ信号の一組のパラレルデータから変換される一組のシリアルデータにおける複数のシリアルデータ値をそれぞれ含む複数のシリアルデータ信号を生成すると共に前記シリアルデータ信号を順に前記パラレルデータ出力に提供するように構成される、パラレルシリアル変換回路と、前記パラレルデータ出力からの前記シリアルデータ信号から一組の再生パラレルデータを示す再生信号を生成する構成される再生回路と、一組の前記再生信号の少なくとも一部と一組の前記パラレルデータ信号の少なくとも一部との一致／不一致を判定するように構成される判定回路と、を備える。
【０００９】
本開示の第２態様に係るシリアル伝送システムは、第１態様に記載された半導体装置と、前記半導体装置と有線のシリアル伝送路を介して接続されたシリアル伝送受信装置と、を備える。
【００１０】
本開示の第３態様に係るデータをシリアル伝送する方法は、第２態様に記載されたシリアル伝送システムを準備することと、前記半導体装置から前記シリアル伝送路を介して前記シリアル伝送受信装置にデータのシリアル伝送を行うことと、前記パラレルデータから前記シリアルデータに変換されたデータに不一致を検知した際に、通知信号を生成することと、を備える。
【発明の効果】
（【００１１】以降は省略されています）

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