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公開番号2025079899
公報種別公開特許公報(A)
公開日2025-05-23
出願番号2023192758
出願日2023-11-13
発明の名称デルタシグマ変調装置及びデルタシグマ変調方法
出願人日本電気株式会社
代理人個人
主分類H03M 3/02 20060101AFI20250516BHJP(基本電子回路)
要約【課題】簡易な構成で不連続性による演算誤差を抑制できる技術を提供する。
【解決手段】デルタシグマ変調装置(1000、1400、2000)は、入力信号を複数の信号ブロックに分割する分配部(110、2010)と、2以上のフィルタ回路を含む並列回路部(120、2020)であって、2以上のフィルタ回路のそれぞれは、異なる初期値を含む2以上のデルタシグマ変調回路を含む、並列回路部と、複数の出力信号を結合する結合処理を実行する結合部(130、2030)と、を備え、結合部は、複数の信号ブロックのうちの先行する信号ブロックを処理するデルタシグマ変調回路の出力選択信号と、初期値とを用いて、結合処理を実行する。
【選択図】図20

特許請求の範囲【請求項１】
入力信号を複数の信号ブロックに分割する分配部と、
並列に配置され、且つ、前記複数の信号ブロックに対してデルタシグマ変調処理を実行して、前記複数の信号ブロックに対応する複数の出力信号を出力する２以上のフィルタ回路を含む並列回路部であって、前記２以上のフィルタ回路のそれぞれは、異なる初期値を含む２以上のデルタシグマ変調回路を含む、並列回路部と、
前記複数の出力信号を結合する結合処理を実行する結合部と、
を備え、
前記２以上のデルタシグマ変調回路は、同一の信号ブロックに対して前記デルタシグマ変調処理を実行して前記出力信号を出力し、且つ、前記複数の出力信号を結合するための出力選択信号を出力し、
前記結合部は、前記複数の信号ブロックのうちの先行する信号ブロックを処理する前記デルタシグマ変調回路の前記出力選択信号と、前記初期値とを用いて、前記結合処理を実行する、
デルタシグマ変調装置。
続きを表示（約 1,800 文字）【請求項２】
前記結合部は、前記結合処理において、
前記先行する信号ブロックを処理する前記２以上のデルタシグマ変調回路の中の１つを、第１のデルタシグマ変調回路として選択し、
前記先行する信号ブロックに対して後続の信号ブロックを処理する前記２以上のデルタシグマ変調回路の中の１つを、第２のデルタシグマ変調回路として選択し、
前記第１のデルタシグマ変調回路の前記出力信号と、前記第２のデルタシグマ変調回路の前記出力信号とを結合する、
請求項１に記載のデルタシグマ変調装置。
【請求項３】
前記出力選択信号は、前記第１のデルタシグマ変調回路が前記先行する信号ブロックの末尾のデータを処理した際の誤差信号と、前記第１のデルタシグマ変調回路が前記先行する信号ブロックの前記末尾のデータを処理した際の遅延器の値とを含み、
前記結合部は、前記後続の信号ブロックを処理する前記２以上のデルタシグマ変調回路の中から、前記出力選択信号に最も近い前記初期値を有する前記デルタシグマ変調回路を、前記第２のデルタシグマ変調回路として、選択する、
請求項２に記載のデルタシグマ変調装置。
【請求項４】
前記デルタシグマ変調回路は、Ｎ次（Ｎ≧２）のデジタルシグマ変調回路であり、
前記デルタシグマ変調装置は、
前記デルタシグマ変調回路が前記信号ブロックの先頭のデータを処理する際の２次以上の帰還量をゼロに設定し、且つ、前記デルタシグマ変調回路が前記信号ブロックの末尾のデータを処理する際の帰還量を調整する調整部を更に備える、
請求項２に記載のデルタシグマ変調装置。
【請求項５】
前記調整部は、
前記信号ブロックの前記末尾のデータを処理する際に、Ｎ－１次以下の帰還量をゼロに設定し、
前記信号ブロックの前記末尾のデータからＮ－１だけ前のデータから、前記末尾のデータまで処理する間に計算された複数の誤差信号の総和を前記出力選択信号として出力する、
請求項４に記載のデルタシグマ変調装置。
【請求項６】
前記調整部は、調整値を用いて、前記信号ブロックの前記末尾のデータを処理する際の帰還量を調整し、
前記調整値は、前記信号ブロックの前記末尾のデータからＮ－１だけ前のデータから、前記末尾のデータの１つ前のデータまで処理する間に計算された１つ以上の誤差信号に基いて計算され、
前記調整部は、前記信号ブロックの前記末尾のデータを処理する際の誤差信号と前記調整値とを前記出力選択信号として出力する、
請求項４に記載のデルタシグマ変調装置。
【請求項７】
前記調整部は、
前記信号ブロックの前記末尾のデータを処理する際のフィードバックゲインを所定の値に変更し、
前記信号ブロックの前記末尾のデータを処理する際の誤差信号と、前記誤差信号に対する調整値とを前記出力選択信号として出力し、
前記調整値は、前記信号ブロックの前記末尾のデータからＮ－１だけ前のデータから、前記末尾のデータの１つ前のデータまで処理する間に計算された１つ以上の誤差信号に基いて計算される、
請求項４に記載のデルタシグマ変調装置。
【請求項８】
デルタシグマ変調方法であって、
入力信号を複数の信号ブロックに分割することとと、
前記複数の信号ブロックを２以上のフィルタ回路に入力して、前記複数の信号ブロックに対応する複数の出力信号を出力することと、ここで、前記２以上のフィルタ回路は、並列に配置され、前記２以上のフィルタ回路のそれぞれは、異なる初期値を含む２以上のデルタシグマ変調回路を含み、
前記複数の出力信号を結合する結合処理を実行することと、
を含み、
前記デルタシグマ変調方法は、
前記２以上のデルタシグマ変調回路を用いて、同一の信号ブロックに対してデルタシグマ変調処理を実行して前記出力信号を出力し、且つ、前記複数の出力信号を結合するための出力選択信号を出力することと、
前記複数の信号ブロックのうちの先行する信号ブロックを処理する前記デルタシグマ変調回路の前記出力選択信号と、前記初期値とを用いて、前記結合処理を実行することと、
を更に含む、
デルタシグマ変調方法。

発明の詳細な説明【技術分野】
【０００１】
本開示は、デルタシグマ変調装置及びデルタシグマ変調方法に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
無線通信の分野においては、トラフィックの増大に対処するために高速通信を実現する技術開発が進んでいる。
【０００３】
通常、高速通信を実現するためには、無線通信装置は、高速且つ高精度のＤＡＣ（Digital-to-Analog Converter）を備える必要がある。しかしながら、そのようなＤＡＣの価格及び消費電力は一般的に高いため、ＤＡＣを備える無線通信装置の製造コスト及び消費電力は概して大きくなるという課題がある。
【０００４】
上述した課題を解決するために、デルタシグマ変調装置が使用され得る。デルタシグマ変調装置は、入力信号である多ビット幅のデジタル信号を１ビットのビット列に変換し、当該ビット列を出力信号として出力する。上記の出力信号を、入力信号の信号帯域と同一の通過帯域を有するバンドパスフィルタに通過させる。これにより、入力信号とほぼ同等のアナログ信号を得ることができる。
【０００５】
デルタシグマ変調装置を使用することによってＤＡＣが不要となるため、無線通信装置の製造コスト及び消費電力を削減できる。
【先行技術文献】
【特許文献】
【０００６】
特開２００５－６２７３号公報
特許第７０７２７３４号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
例えば、１Ｇサンプル／秒を超えるようなサンプリング周波数を有する高速のデジタル信号を処理する場合、１個のデルタシグマ変調回路のみではそのようなデジタル信号を処理することが困難である。特許文献１は、並列に配置された複数のデルタシグマ変調回路を開示している。この構成によれば、高速のデジタル信号を処理することができる。
【０００８】
一方で、並列に配置された複数のデルタシグマ変調回路において、出力信号の信号ブロックの境界付近において演算誤差が発生するという課題がある。特許文献２は、演算誤差を抑制する構成を開示している。しかしながら、特許文献２に開示されている構成は複数の条件分岐を有しているので、処理が複雑である。特許文献２に開示されている構成は、高速のデジタル信号を処理することが求められる上記の並列に配置された複数のデルタシグマ変調回路に適していない。
【０００９】
本開示は、上記の関連した技術（例えば、特許文献２）に比べて簡易な構成で演算誤差を抑制できる技術を提供する。
【課題を解決するための手段】
【００１０】
本開示におけるデルタシグマ変調装置は、入力信号を複数の信号ブロックに分割する分配部と、並列に配置され、且つ、前記複数の信号ブロックに対してデルタシグマ変調処理を実行して、前記複数の信号ブロックに対応する複数の出力信号を出力する２以上のフィルタ回路を含む並列回路部であって、前記２以上のフィルタ回路のそれぞれは、異なる初期値を含む２以上のデルタシグマ変調回路を含む、並列回路部と、前記複数の出力信号を結合する結合処理を実行する結合部と、を備える。前記２以上のデルタシグマ変調回路は、同一の信号ブロックに対して前記デルタシグマ変調処理を実行して前記出力信号を出力し、且つ、前記複数の出力信号を結合するための出力選択信号を出力する。前記結合部は、前記複数の信号ブロックのうちの先行する信号ブロックを処理する前記デルタシグマ変調回路の前記出力選択信号と、前記初期値とを用いて、前記結合処理を実行する。
（【００１１】以降は省略されています）

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