特許ウォッチ

公開番号2025065487
公報種別公開特許公報(A)
公開日2025-04-17
出願番号2025021088,2020175606
出願日2025-02-12,2020-10-19
発明の名称制御装置および制御方法
出願人マクセル株式会社
代理人個人,個人,個人
主分類G06N 3/0464 20230101AFI20250410BHJP(計算;計数)
要約【課題】IoT機器などの組み込み機器に組み込み可能であり、高性能に動作させることができるニューラルネットワークを生成して制御する。
【解決手段】ニューラルネットワーク生成装置は、ニューラルネットワークを演算するニューラルネットワーク実行モデルを生成するニューラルネットワーク生成装置であって、前記ニューラルネットワーク実行モデルが動作するハードウェアのハードウェア情報と、前記ニューラルネットワークのネットワーク情報と、に基づいて前記ニューラルネットワーク実行モデルを生成する実行モデル生成部と、前記ニューラルネットワーク実行モデルを前記ハードウェアに実装したニューラルネットワークハードウェアを動作させるソフトウェアを生成するソフトウェア生成部と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
ニューラルネットワークを演算するニューラルネットワーク実行モデルを生成するニューラルネットワーク生成装置であって、
前記ニューラルネットワーク実行モデルが動作するハードウェアのハードウェア情報と、前記ニューラルネットワークのネットワーク情報と、に基づいて前記ニューラルネットワーク実行モデルを生成する実行モデル生成部と、
前記ニューラルネットワーク実行モデルを前記ハードウェアに実装したニューラルネットワークハードウェアを動作させるソフトウェアを生成するソフトウェア生成部と、
を備える、
ニューラルネットワーク生成装置。
続きを表示（約 1,100 文字）【請求項２】
前記ソフトウェア生成部は、前記ニューラルネットワークを分割して前記ニューラルネットワークハードウェアに演算される前記ソフトウェアを生成する、
請求項１に記載のニューラルネットワーク生成装置。
【請求項３】
前記ソフトウェア生成部は、前記ニューラルネットワークへの入力データを部分テンソルに分割することにより、前記ニューラルネットワークを分割する、
請求項２に記載のニューラルネットワーク生成装置。
【請求項４】
前記ソフトウェア生成部は、前記ニューラルネットワークハードウェアに実施させる畳み込み演算の連続数に基づいて、前記ニューラルネットワークを分割する、
請求項２または請求項３に記載のニューラルネットワーク生成装置。
【請求項５】
前記ニューラルネットワークハードウェアは、前記部分テンソルを格納する第一メモリを有し、
前記ソフトウェア生成部は、前記演算に必要な前記部分テンソルが前記第一メモリに格納されていない場合、前記第一メモリと外部メモリとの間のメモリ転送を実施するソフトウェアを生成する、
請求項３に記載のニューラルネットワーク生成装置。
【請求項６】
前記ソフトウェア生成部は、分割された前記ニューラルネットワークの演算を、前記ニューラルネットワークハードウェアに割り当てる、
請求項２から請求項５のいずれか一項に記載のニューラルネットワーク生成装置。
【請求項７】
ニューラルネットワークを演算するニューラルネットワークハードウェアを制御する方法であって、
前記ニューラルネットワークを分割して前記ニューラルネットワークハードウェアに演算される
ニューラルネットワーク制御方法。
【請求項８】
前記ニューラルネットワークへの入力データを部分テンソルに分割することにより、前記ニューラルネットワークを分割する、
請求項７に記載のニューラルネットワーク制御方法。
【請求項９】
前記ニューラルネットワークハードウェアに実施させる畳み込み演算の連続数に基づいて、前記ニューラルネットワークを分割する、
請求項８に記載のニューラルネットワーク制御方法。
【請求項１０】
分割された前記ニューラルネットワークの演算を、前記ニューラルネットワークハードウェアに割り当てる、
請求項７から請求項９のいずれか一項に記載のニューラルネットワーク制御方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、ニューラルネットワーク生成装置、ニューラルネットワーク制御方法およびソフトウェア生成プログラムに関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
近年、畳み込みニューラルネットワーク（ＣｏｎｖｏｌｕｔｉｏｎａｌＮｅｕｒａｌＮｅｔｗｏｒｋ：ＣＮＮ）が画像認識等のモデルとして用いられている。畳み込みニューラルネットワークは、畳み込み層やプーリング層を有する多層構造であり、畳み込み演算等の多数の演算を必要とする。畳み込みニューラルネットワークによる演算を高速化する演算手法が様々考案されている（特許文献１など）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－０７７８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方で、ＩｏＴ機器などの組み込み機器においても畳み込みニューラルネットワークを利用した画像認識等が使用されている。組み込み機器において畳み込みニューラルネットワークを効率的に動作させるため、組み込み機器のハードウェア構成に合わせたニューラルネットワークに係る演算を行う回路やモデルを生成することが望まれている。また、これらの回路やモデルを高効率かつ高速に動作させる制御方法が望まれている。また、これらの回路やモデルを高効率かつ高速に動作させるソフトウェアを生成するソフトウェア生成プログラムが望まれている。
【０００５】
上記事情を踏まえ、本発明は、ＩｏＴ機器などの組み込み機器に組み込み可能であり、高効率かつ高速に動作させることができるニューラルネットワークに係る演算を行う回路やモデルを生成するニューラルネットワーク生成装置、ニューラルネットワークに係る演算を行う回路やモデルを高効率かつ高速に動作させるニューラルネットワーク制御方法およびニューラルネットワークに係る演算を行う回路やモデルを高効率かつ高速に動作させるソフトウェアを生成するソフトウェア生成プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、この発明は以下の手段を提案している。
本発明の第一の態様に係るニューラルネットワーク生成装置は、ニューラルネットワークを演算するニューラルネットワーク実行モデルを生成するニューラルネットワーク生成装置であって、前記ニューラルネットワーク実行モデルが動作するハードウェアのハードウェア情報と、前記ニューラルネットワークのネットワーク情報と、に基づいて前記ニューラルネットワーク実行モデルを生成する実行モデル生成部と、前記ニューラルネットワーク実行モデルを前記ハードウェアに実装したニューラルネットワークハードウェアを動作させるソフトウェアを生成するソフトウェア生成部と、を備える。
【０００７】
本発明の第二の態様に係るニューラルネットワーク制御方法は、ニューラルネットワークを演算するニューラルネットワークハードウェアを制御する方法であって、前記ニューラルネットワークを分割して前記ニューラルネットワークハードウェアに演算されるニューラルネットワーク制御方法。
【０００８】
本発明の第三の態様に係るソフトウェア生成プログラムは、ニューラルネットワークを演算するニューラルネットワークハードウェアを制御するソフトウェアを生成するプログラムであって、前記ニューラルネットワークを分割して前記ニューラルネットワークハードウェアに演算させる前記ソフトウェアをコンピュータに生成させる。
【発明の効果】
【０００９】
本発明のニューラルネットワーク生成装置、ニューラルネットワーク制御方法およびソフトウェア生成プログラムは、ＩｏＴ機器などの組み込み機器に組み込み可能であり、高性能に動作させることができるニューラルネットワークを生成して制御できる。
【図面の簡単な説明】
【００１０】
第一実施形態に係るニューラルネットワーク生成装置を示す図である。
同ニューラルネットワーク生成装置の演算部の入出力を示す図である。
畳み込みニューラルネットワークの一例を示す図である。
同畳み込みニューラルネットワークの畳み込み層が行う畳み込み演算を説明する図である。
ニューラルネットワーク実行モデルの一例を示す図である。
同ニューラルネットワーク実行モデルの動作例を示すタイミングチャートである。
同ニューラルネットワーク生成装置の制御フローチャートである。
生成される畳み込み演算回路の内部ブロック図である。
同畳み込み演算回路の乗算器の内部ブロック図である。
同乗算器の積和演算ユニットの内部ブロック図である。
同畳み込み演算回路のアキュムレータ回路の内部ブロック図である。
同アキュムレータ回路のアキュムレータユニットの内部ブロック図である。
同畳み込み演算回路の制御回路のステート遷移図である。
生成される量子化演算回路の内部ブロック図である。
同量子化演算回路のベクトル演算回路と量子化回路の内部ブロック図である。
同ベクトル演算回路の演算ユニットのブロック図である。
同量子化回路の量子化ユニットの内部ブロック図である。
生成されるＤＭＡＣの内部ブロック図である。
同畳み込み演算のデータ分割やデータ展開を説明する図である。
ネットワーク分割工程を説明する図である。
ネットワーク分割工程を説明する図である。
ネットワーク分割工程を説明する図である。
ネットワーク分割工程を説明する図である。
分割された演算を割り当てられたニューラルネットワークハードウェアのタイミングチャートを示す図である。
ニューラルネットワークハードウェアへの他の割り当て例を示すタイミングチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許