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公開番号2025054481
公報種別公開特許公報(A)
公開日2025-04-08
出願番号2023163542
出願日2023-09-26
発明の名称配線基板およびそれを用いた実装構造体
出願人京セラ株式会社
代理人弁理士法人ブナ国際特許事務所
主分類H05K 3/46 20060101AFI20250331BHJP(他に分類されない電気技術)
要約【課題】実装された半導体素子に含まれるインダクタの効果を効率的に発揮する配線基板を提供する。
【解決手段】電子部品Sを実装した実装構造体10において、配線基板11は、第1面f1および第1面f1と反対側に位置する第2面f2を有する第1絶縁層21と第1面f1に位置する第1導体層31とを含むビルドアップ層1bと、第1面f1および第1導体層31の一部を被覆するソルダーレジスト4とを含む。ビルドアップ層1bは、インダクタを有する電子部品Sが実装される実装領域Rを第1面上f1に有する。実装領域Rは、電子部品Sの実装時に、インダクタと対向する位置に第1領域1cを含む。第1導体層31およびソルダーレジスト4は、第1領域1cに位置していない。
【選択図】図1
特許請求の範囲【請求項１】
第１面および該第１面と反対側に位置する第２面を有する第１絶縁層と前記第１面に位置する第１導体層とを含むビルドアップ層と、
前記第１面および前記第１導体層の一部を被覆するソルダーレジストと、
を含み、
前記ビルドアップ層は、インダクタを有する電子部品が実装される実装領域を前記第１面上に有し、
前記実装領域は、前記電子部品の実装時に、前記インダクタと対向する位置に第１領域を含み、
前記第１導体層および前記ソルダーレジストは、前記第１領域に位置していない、
配線基板。
続きを表示（約 520 文字）【請求項２】
前記ビルドアップ層は、前記第１領域に開口する凹部を有する、請求項１に記載の配線基板。
【請求項３】
前記凹部の底部は、前記第１絶縁層に位置する、請求項２に記載の配線基板。
【請求項４】
前記ビルドアップ層は、前記第２面に接する第２絶縁層と、前記第１絶縁層と前記第２絶縁層との間に位置する第２導体層とを、さらに含み、
前記凹部の底部が、前記第２導体層である、
請求項２に記載の配線基板。
【請求項５】
前記ソルダーレジストは、前記第１領域を囲むように前記第１面と反対方向に突出する壁部を有する、請求項１に記載の配線基板。
【請求項６】
請求項１～５のいずれかに記載の配線基板と、
該配線基板の前記実装領域上に位置する電子部品と、
を含み、
該電子部品は、インダクタを含み、
該インダクタは、前記配線基板との間に空隙を介して前記第１領域と対向している、
実装構造体。
【請求項７】
前記電子部品と前記配線基板との間に、アンダーフィルが位置している、請求項６に記載の実装構造体。

発明の詳細な説明【技術分野】
【０００１】
本発明は、配線基板およびそれを用いた実装構造体に関する。
続きを表示（約 1,300 文字）【背景技術】
【０００２】
配線基板に実装される半導体素子には、例えば特許文献１に記載のように、インダクタを含む半導体素子が挙げられる。インダクタを含む半導体素子を実装する配線基板において、半導体素子に含まれるインダクタと対向する領域には、導体が位置しないようにする。導体が位置していると、渦電流および静電容量が発生してインダクタの効果が低減するためである。
【先行技術文献】
【特許文献】
【０００３】
特許第４８７８５０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
インダクタと対向する領域に、導体が位置しないようにするだけでは、静電容量による悪影響の低減効果が小さく、十分にインダクタの効果が発揮されない場合がある。
【０００５】
本開示の課題は、実装された半導体素子に含まれるインダクタの効果を効率的に発揮し得る配線基板を提供することである。
【課題を解決するための手段】
【０００６】
本開示に係る配線基板は、第１面および第１面と反対側に位置する第２面を有する第１絶縁層と第１面に位置する第１導体層とを含むビルドアップ層と、第１面および第１導体層の一部を被覆するソルダーレジストとを含む。ビルドアップ層は、インダクタを有する電子部品が実装される実装領域を第１面上に有する。実装領域は、電子部品の実装時に、インダクタと対向する位置に第１領域を含む。第１導体層およびソルダーレジストは、第１領域に位置していない。
【０００７】
本開示に係る実装構造体は、上記の配線基板と、この配線基板の実装領域上に位置する電子部品とを含む。電子部品はインダクタを含み、インダクタは前記配線基板との間に空隙を介して第１領域と対向している。
【発明の効果】
【０００８】
本開示に係る配線基板は、課題を解決するための手段の欄に記載のような構成を有することによって、実装された半導体素子に含まれるインダクタの効果を効率的に発揮し得る。
【図面の簡単な説明】
【０００９】
本開示の第１の実施形態に係る配線基板に、電子部品を実装した実装構造体を説明するための説明図である。
本開示の第２の実施形態に係る配線基板に、電子部品を実装した実装構造体を説明するための説明図である。
本開示の第３の実施形態に係る配線基板に、電子部品を実装した実装構造体を説明するための説明図である。
本開示の第４の実施形態に係る配線基板に、電子部品を実装した実装構造体を説明するための説明図である。
本開示の第５の実施形態に係る配線基板に、電子部品を実装した実装構造体を説明するための説明図である。
【発明を実施するための形態】
【００１０】
本開示の第１の実施形態に係る配線基板を、図１に基づいて説明する。図１は、本開示の第１の実施形態に係る配線基板１１に、電子部品Ｓを実装した実装構造体１０を説明するための説明図である。一実施形態に係る配線基板１１は、コア層１ａおよびビルドアップ層１ｂを含む。
（【００１１】以降は省略されています）

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