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公開番号2025044029
公報種別公開特許公報(A)
公開日2025-04-01
出願番号2023151705
出願日2023-09-19
発明の名称半導体装置およびその製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20250325BHJP()
要約【課題】素子特性に影響を与えることなく、アバランシェ耐量を改善する。
【解決手段】実施形態に係る半導体装置は、第1電極と、前記第1電極の上に設けられた第1導電形の第1半導体領域と、前記第1半導体領域の上に設けられた第2導電形の第2半導体領域と、前記第2半導体領域の上に設けられた第1導電形の第3半導体領域と、ゲート絶縁膜を介して前記第2半導体領域内に設けられたゲート電極と、第1部分および第2部分を有するコンタクト部と、前記コンタクト部に電気的に接続された第2電極と、を備える。前記第1部分は、前記第3半導体領域、および前記第2半導体領域の一部と並び、前記第2部分は、前記第1部分の下端に設けられ、前記第3半導体領域の上端における前記第1部分の幅よりも大きい幅を有する。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
ゲート絶縁膜を介して前記第２半導体領域内に設けられたゲート電極と、
前記第３半導体領域、および前記第２半導体領域の一部と並ぶ第１部分と、前記第１部分の下端に設けられ、前記第３半導体領域の上端における前記第１部分の幅よりも大きい幅を有する第２部分とを有するコンタクト部と、
前記コンタクト部に電気的に接続された第２電極と、
を備える半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２部分は、前記第１電極から前記第２電極に向かう第１方向に直交する第２方向の厚みが前記第１方向の厚みよりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第３半導体領域と前記第２電極との間に設けられた層間絶縁膜をさらに備え、
前記第１部分は前記層間絶縁膜と並び、
前記第２部分の幅は、前記層間絶縁膜の上端における前記第１部分の幅よりも大きい、請求項１に記載の半導体装置。
【請求項４】
前記コンタクト部の前記第２部分はメタルシリサイドを含む、請求項１～３のいずれかに記載の半導体装置。
【請求項５】
前記メタルシリサイドは、チタンシリサイド、クロムシリサイド、ジルコニウムシリサイド、モリブデンシリサイド、タングステンシリサイド、またはハフニウムシリサイドである、請求項４に記載の半導体装置。
【請求項６】
前記コンタクト部の前記第２部分は金属材料を含む、請求項１～３のいずれかに記載の半導体装置。
【請求項７】
前記金属材料は、チタン、クロム、ジルコニウム、モリブデン、タングステン、またはハフニウムである、請求項６に記載の半導体装置。
【請求項８】
前記第２部分を囲むように設けられ、前記第２半導体領域よりも第２導電形の不純物濃度が高い第４半導体領域をさらに備える、請求項１に記載の半導体装置。
【請求項９】
前記第１電極はドレイン電極であり、前記第２電極はソース電極であり、前記第１半導体領域はドリフト領域およびドレイン領域であり、前記第２半導体領域はベース領域であり、前記第３半導体領域はソース領域である、請求項１に記載の半導体装置。
【請求項１０】
第１導電形のソース領域を貫通し、第２導電形のベース領域に達するコンタクト用のトレンチを形成し、
前記トレンチの底部に第２導電形の不純物を前記トレンチの底面に対し斜め方向にイオン注入することにより、前記トレンチの底部から横方向に広がるアモルファス領域を形成し、
前記トレンチの側面および底面に金属薄膜を堆積し、
熱処理を行うことにより、前記アモルファス領域にメタルシリサイドを形成し、
前記トレンチの内部に金属材料を堆積する、
半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ－ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）を含む回路において、回路内の浮遊インダクタンスにより、ＭＯＳＦＥＴのターンオフ時にサージ電圧がドレイン－ソース間電圧に重畳される。その結果、ドレイン－ソース間電圧が半導体素子の最大定格を超え、ブレークダウンすることがある。但し、ＭＯＳＦＥＴにはアバランシェ耐量と呼ばれる特性があり、ある一定のエネルギー以下等の条件下であれば、ドレイン－ソース間電圧が定格電圧を超えても素子破壊に至らない。このため、十分なアバランシェ耐量を確保することがＭＯＳＦＥＴの信頼性を向上させるために重要である。
【０００３】
アバランシェ耐量を改善するために、トレンチコンタクトの幅を増やすことが考えられる。しかし、トレンチコンタクトの位置合わせマージンが小さくなるため、トレンチコンタクトの形成位置がずれる可能性がある。その場合、ゲート電極とソース電極間の絶縁を十分に確保できなくなったり、ＭＯＳＦＥＴの閾値電圧が変動するという問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－１３４３号公報
特開２０２２－１６２８６号公報
特開２０２２－１６８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、素子特性に影響を与えることなく、アバランシェ耐量を改善することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体装置は、第１電極と、前記第１電極の上に設けられた第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、ゲート絶縁膜を介して前記第２半導体領域内に設けられたゲート電極と、第１部分および第２部分を有するコンタクト部と、前記コンタクト部に電気的に接続された第２電極と、を備える。前記第１部分は、前記第３半導体領域、および前記第２半導体領域の一部と並び、前記第２部分は、前記第１部分の下端に設けられ、前記第３半導体領域の上端における前記第１部分の幅よりも大きい幅を有する。
【図面の簡単な説明】
【０００７】
実施形態に係る半導体装置の断面図である。
図１のコンタクト部を中心に拡大した図である。
実施形態に係るコンタクト部の先端部分の形状を説明するための図である。
実施形態に係る半導体装置の製造方法の第１の例を示すフローチャートである。
実施形態に係る半導体装置の製造方法の第１の例を説明するための工程断面図である。
図５Ａに続く、実施形態に係る半導体装置の製造方法の第１の例を説明するための工程断面図である。
図５Ｂに続く、実施形態に係る半導体装置の製造方法の第１の例を説明するための工程断面図である。
図５Ｃに続く、実施形態に係る半導体装置の製造方法の第１の例を説明するための工程断面図である。
図５Ｄに続く、実施形態に係る半導体装置の製造方法の第１の例を説明するための工程断面図である。
実施形態に係る半導体装置の製造方法の第２の例を示すフローチャートである。
実施形態に係る半導体装置の製造方法の第２の例を説明するための工程断面図である。
図７Ａに続く、実施形態に係る半導体装置の製造方法の第２の例を説明するための工程断面図である。
図７Ｂに続く、実施形態に係る半導体装置の製造方法の第２の例を説明するための工程断面図である。
図７Ｃに続く、実施形態に係る半導体装置の製造方法の第２の例を説明するための工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態に係る半導体装置およびその製造方法を説明する。なお、実施形態は、本発明を限定するものではない。また、図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書および図面において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
以下の説明において、半導体領域における不純物濃度の相対的な高低を表すために、ｎ
＋
、ｎ、ｎ
－
、および、ｐ
＋
、ｐ、ｐ
－
の表記を用いる場合がある。ｎ
＋
はｎよりもｎ形不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形不純物濃度が相対的に低いことを示す。ｐ
＋
はｐよりもｐ形不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ形不純物濃度が相対的に低いことを示す。ｎ形、ｎ
＋
形およびｎ
－
形は特許請求の範囲における第１導電形の一例である。ｐ形、ｐ
＋
形およびｐ
－
形は特許請求の範囲における第２導電形の一例である。なお、以下の説明において、ｎ形とｐ形は反転されてもよい。つまり、第１導電形がｐ形、第２導電形がｎ形であってもよい。
【００１０】
なお、実施形態の説明では、ドレイン電極からソース電極に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極とソース電極との相対的な位置関係に基づくものであって、重力の方向とは無関係である。
（【００１１】以降は省略されています）

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