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公開番号2025043043
公報種別公開特許公報(A)
公開日2025-03-28
出願番号2023150337
出願日2023-09-15
発明の名称メモリシステムおよび制御方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H03M 13/45 20060101AFI20250321BHJP(基本電子回路)
要約【課題】誤り訂正の計算量を低減する。
【解決手段】メモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、不揮発性メモリから読出し情報を読み出し、読出し情報に基づく軟判定入力値から計算されるシンドロームに基づいて複数の復号語を求め、複数の復号語についての複数のメトリックを計算し、メトリック配列に対して、第1復号語により訂正されるビットのメトリックとして、第1復号語について計算されたメトリックを記憶し、複数のメトリックのうち最小である第1メトリックと、2番目に小さい第2メトリックと、軟判定入力値と、メトリック配列に記憶された複数のメトリックと、を用いて、軟判定入力値に対する復号結果を示す軟判定出力値を計算する。
【選択図】図1
特許請求の範囲【請求項１】
ハミング符号を含む誤り訂正符号を記憶する不揮発性メモリと、
前記不揮発性メモリから、読出し情報を読み出し、
前記読出し情報に基づく軟判定入力値に対応する硬判定値を用いてシンドロームを計算し、
前記シンドロームに基づいて複数の復号語を求め、
複数の前記復号語それぞれと前記軟判定入力値との間の距離を表す複数のメトリックを計算し、
複数の前記復号語に含まれる複数のビットに対応する複数のメトリックを含むメトリック配列に対して、複数の前記復号語に含まれる第１復号語により訂正されるビットのメトリックとして、前記第１復号語について計算されたメトリックを記憶し、
複数の前記復号語に対して計算された複数のメトリックのうち最小である第１メトリックを第１メトリックメモリに記憶し、
複数の前記メトリックのうち２番目に小さい第２メトリックを第２メトリックメモリに記憶し、
前記軟判定入力値と、前記メトリック配列に記憶された複数のメトリックと、前記第１メトリックと、前記第２メトリックと、を用いて、前記軟判定入力値に対する復号結果を示す軟判定出力値を計算する、
メモリコントローラと、
を備えるメモリシステム。
続きを表示（約 1,700 文字）【請求項２】
前記メモリコントローラは、
前記メトリック配列のｎ個（ｎは２以上の整数）のビットに含まれるアドレスｉ（ｉは０≦ｉ≦ｎ－１を満たす整数）のビットｉについて、ビットｉのメトリックｍ
ｉ
と前記第１メトリックとが等しい場合にメトリックｍ
ｉ
から前記第２メトリックを減算した減算値を計算し、前記ビットｉのメトリックｍ
ｉ
と前記第１メトリックとが等しくない場合にメトリックｍ
ｉ
から前記第１メトリックを減算した減算値を計算し、計算した減算値と前記軟判定入力値のアドレスｉのビットの符号との乗算結果である事後値を、前記軟判定出力値のアドレスｉのビットの値として計算する、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、
前記メトリック配列のｎ個（ｎは２以上の整数）のビットに含まれるアドレスｉ（ｉは０≦ｉ≦ｎ－１を満たす整数）のビットｉについて、ビットｉのメトリックｍ
ｉ
と前記第１メトリックとが等しい場合にメトリックｍ
ｉ
から前記第２メトリックを減算した減算値を計算し、前記ビットｉのメトリックｍ
ｉ
と前記第１メトリックとが等しくない場合にメトリックｍ
ｉ
から前記第１メトリックを減算した減算値を計算し、計算した減算値と前記軟判定入力値のアドレスｉのビットの符号との乗算結果である事後値を計算し、計算した事後値から前記軟判定入力値のアドレスｉのビットの値を減算した外部値に基づく値を、前記軟判定出力値のアドレスｉのビットの値として計算する、
請求項１に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、
０より大きく１以下である予め定められたスケール係数を前記外部値に乗算した値を、前記軟判定出力値のアドレスｉのビットの値として計算する、
請求項３に記載のメモリシステム。
【請求項５】
前記メモリコントローラは、
前記硬判定値に含まれる複数のビットのうち１つ以上のビットを反転させることにより複数の前記復号語を求める、
請求項１に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、
ＯＳＤ（Ordered Statistics Decoding）により複数の前記復号語を求める、
請求項１に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、
複数の前記ビットのうち、訂正する復号語が発見されない第１ビットのメトリックとして、前記第１ビットでの前記軟判定入力値の絶対値と、複数の前記ビットでの前記軟判定入力値の絶対値の平均値に２を乗じた値と、の和を記憶する、
請求項１に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、
複数の前記ビットのうち、訂正する復号語が発見されない第１ビットのメトリックとして、前記第１ビットでの前記軟判定入力値の絶対値と、予め定められた固定値と、の和を記憶する、
請求項１に記載のメモリシステム。
【請求項９】
前記メモリコントローラは、
複数の前記ビットのうち、訂正する復号語が発見されない第１ビットに対する前記軟判定出力値として、予め定められた固定値を設定する、
請求項１に記載のメモリシステム。
【請求項１０】
前記誤り訂正符号は、ＲＳ（リード・ソロモン）符号であり、
前記メモリコントローラは、
前記ＲＳ符号を単一パリティ検査符号とハミング符号との組み合わせとみなして、単一パリティ検査符号の復号と、ハミング符号の復号と、を実行し、
前記ハミング符号の復号の実行時に、前記ハミング符号の復号の入力に用いる前記軟判定入力値を計算する、
請求項１に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
以下の実施形態は、メモリシステムおよび制御方法に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
メモリシステムでは、一般に、記憶するデータを保護するために、誤り訂正符号化されたデータが記憶される。このため、メモリシステムに記憶されたデータを読み出す際には、誤り訂正符号化されたデータに対する復号が行われる。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１６／０３５２３６２号明細書
米国特許出願公開第２０１５／００３９９６５号明細書
米国特許出願公開第２０１９／０１９９６９０号明細書
【非特許文献】
【０００４】
X. Wang and S. Tang, "Bit-Level Soft-Decision Decoding of Double and Triple-Parity Reed-Solomon Codes Through Binary Hamming Code Constraints," in IEEE Communications Letters, 2015．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、誤り訂正（復号）の計算量を低減することができるメモリシステムおよび制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、メモリシステムは、不揮発性メモリとメモリコントローラとを備える。メモリコントローラは、不揮発性メモリから読出し情報を読み出し、読出し情報に基づく軟判定入力値から計算されるシンドロームに基づいて複数の復号語を求め、複数の復号語についての複数のメトリックを計算し、メトリック配列に対して、第１復号語により訂正されるビットのメトリックとして、第１復号語について計算されたメトリックを記憶し、複数のメトリックのうち最小である第１メトリックと、２番目に小さい第２メトリックと、軟判定入力値と、メトリック配列に記憶された複数のメトリックと、を用いて、軟判定入力値に対する復号結果を示す軟判定出力値を計算する。
【図面の簡単な説明】
【０００７】
第１の実施形態に係るメモリシステムのブロック図。
復号器の概略構成例を示すブロック図。
比較例の復号処理の流れの例を示す図。
第１の実施形態のメモリシステムによる復号処理のフローチャート。
第１の実施形態のメモリシステムによる更新処理のフローチャート。
第１の実施形態のメモリシステムによる計算処理のフローチャート。
第１の実施形態による更新処理の例を示す図。
第１の実施形態による計算処理の例を示す図。
変形例のメモリシステムによる復号処理のフローチャート。
フリップ領域の例を示す図。
変形例の更新処理のフローチャート。
ＲＳ符号の復号で用いられるタナーグラフの例を示す図。
ＳＰＣ符号制約およびハミング符号制約を説明するための図。
ＲＳフレームの例を示す図。
第１次元データの計算手順を説明するための図。
データの表記、要素数、および、計算式をまとめた図。
第２次元データの計算手順を説明するための図。
データの表記、要素数、および、計算式をまとめた図。
第２の実施形態のメモリシステムによる復号処理のフローチャート。
データの名称、表記および要素数をまとめた図。
第１次元処理のフローチャート。
第２次元処理のフローチャート。
第３の実施形態の復号方式を示す概念図。
第３の実施形態で用いられる符号の例を説明するための図。
データの名称、表記および要素数をまとめた図。
第３の実施形態のメモリシステムによる復号処理のフローチャート。
ＥＣＣフレームに対する復号処理（初回）のフローチャート。
ＲＳ第１次元処理のフローチャート。
ＲＳ第２次元処理のフローチャート。
ＥＣＣフレームに対する復号処理（初回以外）のフローチャート。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係るメモリシステムを詳細に説明する。なお、以下の実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムの概略構成例を示すブロック図である。図１に示すように、メモリシステム１は、メモリコントローラ１０と不揮発性メモリ２０とを備える。メモリシステム１は、ホスト３０と接続可能であり、図１ではホスト３０と接続された状態が示されている。ホスト３０は、例えば、パーソナルコンピュータ、携帯端末などの電子機器であってよい。
【００１０】
不揮発性メモリ２０は、データを不揮発に記憶する不揮発性メモリであり、例えば、ＮＡＮＤメモリである。以下の説明では、不揮発性メモリ２０としてＮＡＮＤメモリが用いられた場合を例示するが、不揮発性メモリ２０として３次元構造フラッシュメモリ、ＲｅＲＡＭ（Resistance Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）等のＮＡＮＤメモリ以外の記憶装置を用いることも可能である。また、不揮発性メモリ２０が半導体メモリであることは必須ではなく、半導体メモリ以外の種々の記憶媒体に対して本実施形態を適用することも可能である。
（【００１１】以降は省略されています）

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