特許ウォッチ

公開番号2025037173
公報種別公開特許公報(A)
公開日2025-03-17
出願番号2023143985
出願日2023-09-05
発明の名称半導体装置及び半導体装置の製造方法
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20250310BHJP()
要約【課題】オン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第1～第4電極と、第1～第4半導体領域と、第1、第2絶縁部と、を備える。第1半導体領域は、第1電極の上に設けられる。第2半導体領域は、第1半導体領域の上に設けられる。第3半導体領域は、第2半導体領域の上に設けられる。第2電極は、第3半導体領域の上に設けられ、第3半導体領域と電気的に接続される。第3電極は、第2半導体領域と並ぶ。第1絶縁部は、第2半導体領域と第3電極との間に設けられる。第4電極は、第1半導体領域及び第3電極と並ぶ。第2絶縁部は、第1半導体領域と第4電極との間及び第3電極と第4電極との間に設けられる。第4半導体領域は、第3電極の下に設けられ、第2電極と電気的に接続される。
【選択図】図3
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域と、
前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に選択的に設けられた前記第１導電形の第３半導体領域と、
前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第２電極と、
前記第１電極から前記第２電極に向かう第１方向に垂直な第２方向と、前記第１方向及び前記第２方向に垂直な第３方向と、において、前記第２半導体領域と並ぶ第３電極と、
前記第２方向及び前記第３方向において、前記第２半導体領域と前記第３電極との間に設けられた第１絶縁部と、
前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ第４電極と、
前記第２方向及び前記第３方向において、前記第１半導体領域と前記第４電極との間及び前記第３電極と前記第４電極との間に設けられた第２絶縁部と、
前記第３電極の下に設けられ、前記第２電極と電気的に接続された前記第２導電形の第４半導体領域と、
を備えた、半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第４半導体領域の下端は、前記第４電極の下端よりも下方に位置する、請求項１に記載の半導体装置。
【請求項３】
前記第２半導体領域の上に設けられ、前記第２方向及び前記第３方向において、前記第３電極と並ぶ前記第２導電形の第５半導体領域をさらに備え、
前記第４半導体領域は、前記第２半導体領域及び前記第５半導体領域を介して、前記第２電極と電気的に接続される、請求項１に記載の半導体装置。
【請求項４】
前記第４半導体領域の上に設けられ、前記第２方向及び前記第３方向において、前記第３電極と並ぶ前記第２導電形の第５半導体領域をさらに備え、
前記第４半導体領域は、前記第５半導体領域を介して、前記第２電極と電気的に接続され、
前記第３電極は、前記第２方向に沿って延びる第１電極領域と、前記第１方向に垂直であり前記第２方向に交差する第４方向に沿って延びる第２電極領域と、を含み、
前記第５半導体領域は、前記第２方向において、前記第１電極領域と並び、前記第４方向において、前記第２電極領域と並ぶ、請求項１に記載の半導体装置。
【請求項５】
前記第２絶縁部は、前記第２方向に沿って延びる第１絶縁領域と、前記第１方向に垂直であり前記第２方向に交差する第４方向に沿って延びる第２絶縁領域と、を含み、
前記第４半導体領域は、前記第２方向に沿って延びる第１部分と、前記第４方向に沿って延びる第２部分と、を含み、
前記第１絶縁領域の厚さは、前記第２絶縁領域の厚さよりも小さく、
前記第１部分の厚さは、前記第２部分の厚さよりも大きい、請求項１～４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２絶縁部は、前記第２方向に沿って延びる第１絶縁領域と、前記第１方向に垂直であり前記第２方向に交差する第４方向に沿って延びる第２絶縁領域と、を含み、
前記第４半導体領域は、前記第２方向に沿って延びる第１部分と、前記第４方向に沿って延びる第２部分と、を含み、
前記第１絶縁領域の厚さは、前記第２絶縁領域の厚さよりも小さく、
前記第１部分における前記第２導電形の不純物の濃度は、前記第２部分における前記第２導電形の不純物の濃度よりも高い、請求項１～４のいずれか１つに記載の半導体装置。
【請求項７】
第１導電形の半導体領域に第２導電形のピラー領域を形成する第１工程と、
前記ピラー領域の隣に第１導電部を形成する第２工程と、
前記ピラー領域の上に第２導電部を形成する第３工程と、
を備えた、半導体装置の製造方法。
【請求項８】
第１導電形の半導体領域に第１導電部を形成する第１工程と、
前記第１導電部の隣に第２導電形のピラー領域を形成する第２工程と、
前記ピラー領域の上に第２導電部を形成する第３工程と、
を備えた、半導体装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体装置及び半導体装置の製造方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置は、電力変換等に用いられる。半導体装置のオン抵抗は、低いことが望ましい。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６５０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、オン抵抗を低減できる半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、前記第１導電形の第３半導体領域と、第２電極と、第３電極と、第１絶縁部と、第４電極と、第２絶縁部と、前記第２導電形の第４半導体領域と、を備える。前記第１半導体領域は、前記第１電極の上に設けられる。前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられる。前記第２電極は、前記第３半導体領域の上に設けられる。前記第２電極は、前記第３半導体領域と電気的に接続される。前記第３電極は、第２方向及び第３方向において、前記第２半導体領域と並ぶ。前記第２方向は、前記第１電極から前記第２電極に向かう第１方向に垂直である。前記第３方向は、前記第１方向及び前記第２方向に垂直である。前記第１絶縁部は、前記第２方向及び前記第３方向において、前記第２半導体領域と前記第３電極との間に設けられる。前記第４電極は、前記第２方向及び前記第３方向において、前記第１半導体領域及び前記第３電極と並ぶ。前記第２絶縁部は、前記第２方向及び前記第３方向において、前記第１半導体領域と前記第４電極との間及び前記第３電極と前記第４電極との間に設けられる。前記第４半導体領域は、前記第３電極の下に設けられる。前記第４半導体領域は、前記第２電極と電気的に接続される。
【０００６】
実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程と、を備える。前記第１工程では、第１導電形の半導体領域に第２導電形のピラー領域を形成する。前記第２工程では、前記ピラー領域の隣に第１導電部を形成する。前記第３工程では、前記ピラー領域の上に第２導電部を形成する。
【０００７】
実施形態に係る半導体装置の製造方法は、第１工程と、第２工程と、第３工程と、を備える。前記第１工程では、第１導電形の半導体領域に第１導電部を形成する。前記第２工程では、前記第１導電部の隣に第２導電形のピラー領域を形成する。前記第３工程では、前記ピラー領域の上に第２導電部を形成する。
【図面の簡単な説明】
【０００８】
第１実施形態に係る半導体装置を表す平面図である。
第１実施形態に係る半導体装置の一部を表す平面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置の一部を表す断面図である。
第１実施形態に係る半導体装置のシミュレーション結果を表すグラフである。
第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。
第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
第１実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置の一部を表す平面図である。
第２実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置の一部を表す断面図である。
第３実施形態に係る半導体装置の一部を表す平面図である。
第３実施形態に係る半導体装置の一部を表す断面図である。
図１５（ａ）～図１５（ｄ）は、実施形態に係る半導体装置の製造方法の一例を表す断面図である。
図１６（ａ）～図１６（ｃ）は、実施形態に係る半導体装置の製造方法の一例を表す断面図である。
図１７（ａ）～図１７（ｄ）は、実施形態に係る半導体装置の製造方法の他の一例を表す断面図である。
図１８（ａ）及び図１８（ｂ）は、実施形態に係る半導体装置の製造方法の他の一例を表す断面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ
＋
、ｎ
－
及びｐ
＋
、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【００１０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２は、第１実施形態に係る半導体装置の一部を表す平面図である。
図３及び図４は、第１実施形態に係る半導体装置の一部を表す断面図である。
図２は、図１に示した領域IIを表している。
図３は、図２に示したIII－III線による断面図である。
図４は、図２に示したIV－IV線による断面図である。
（【００１１】以降は省略されています）

関連特許