特許ウォッチ

公開番号2025006321
公報種別公開特許公報(A)
公開日2025-01-17
出願番号2023107034
出願日2023-06-29
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H03K 17/687 20060101AFI20250109BHJP(基本電子回路)
要約【課題】出力電圧のスルーレートを向上させることができる半導体装置を提供する。
【解決手段】実施形態の半導体装置は、外部から入力される電源電圧VDDよりゲート-ソース間の耐圧が低いローサイドドライバM0と、電源電圧VDDより低い第1電圧V1を出力する電源回路11と、第1電圧V1を電源としてローサイドドライバM0のゲートを駆動する第1回路と、電源電圧VDDが供給される電源電圧ノードからローサイドドライバM0のゲートに電流Iaを供給する第2回路とを具備する。
【選択図】図2
特許請求の範囲【請求項１】
外部から入力される電源電圧よりゲート－ソース間の耐圧が低い第１トランジスタと、
前記電源電圧より低い第１電圧を出力する第１電源回路と、
前記第１電圧を電源として前記第１トランジスタのゲートを駆動する第１回路と、
前記電源電圧が供給される電源電圧ノードから前記第１トランジスタのゲートに第１電流を供給する第２回路と、
を具備する半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記第２回路による第１電流の供給は、前記第１回路による前記第１トランジスタのゲートへの前記第１電圧の供給と並行して第１の期間、実行される請求項１に記載の半導体装置。
【請求項３】
前記第２回路は、
前記第１トランジスタのゲートの電圧が前記第１電圧に達するまで、前記電源電圧ノードから前記第１トランジスタのゲートに前記第１電流を供給し、
前記第１トランジスタの前記ゲートの電圧が前記第１電圧に達したら、前記電源電圧ノードから前記第１トランジスタのゲートへの前記第１電流の供給を停止する請求項１に記載の半導体装置。
【請求項４】
前記第２回路は、
前記電源電圧ノードと前記第１トランジスタのゲートとの間に接続された第２トランジスタ、及び前記電源電圧ノードと接地電圧が供給される接地電圧ノードとの間に接続された第３トランジスタを有するカレントミラー回路と、
前記第３トランジスタと前記接地電圧ノードとの間に接続された第４トランジスタと、
を備える請求項１に記載の半導体装置。
【請求項５】
前記第２回路は、前記第１トランジスタのゲートに入力端が接続され、前記第４トランジスタのゲートに出力端が接続され、前記第１トランジスタのゲートの電圧に応じて、前記第４トランジスタのゲートに第１信号を供給する第３回路を備える請求項４に記載の半導体装置。
【請求項６】
前記第３回路は、
前記第１トランジスタの前記ゲートの電圧が前記第１電圧より低いとき、前記第４トランジスタをオン状態に設定する前記第１信号を供給し、
前記第１トランジスタの前記ゲートの電圧が前記第１電圧以上であるとき、前記第４トランジスタをオフ状態に設定する前記第１信号を供給する請求項５に記載の半導体装置。
【請求項７】
前記第２回路は、前記電源電圧ノードと前記第１トランジスタのゲートとの間に、互いに並列に接続されたトランジスタ、抵抗素子、及び容量素子を備える請求項１に記載の半導体装置。
【請求項８】
前記第１トランジスタのゲートと、接地電圧が供給される接地電圧ノードとの間に接続され、前記第１トランジスタのゲートの電圧を前記第１電圧の電圧レベルに制限する保護回路をさらに具備する請求項１に記載の半導体装置。
【請求項９】
第２信号を受信し、第２信号に応じた第３信号を送信する送信回路と、
前記送信回路と電気的に絶縁され、前記第３信号を受け取り、前記第３信号に応じた第４信号を生成する受信回路と、
をさらに具備し、
前記第１回路及び前記第２回路は、前記第４信号を受け取り、前記第４信号に基づいて動作する請求項１に記載の半導体装置。
【請求項１０】
前記電源電圧よりソース－ゲート間の耐圧が低い第５トランジスタと、
前記電源電圧より低い第２電圧を出力する第２電源回路と、
前記電源電圧と前記第２電源回路から出力される前記第２電圧とを電源として、前記第５トランジスタのゲートを駆動する第４回路と、
前記第５トランジスタのゲートから接地電圧が供給される接地電圧ノードに第２電流を供給する第５回路と、
をさらに具備する請求項１乃至９のいずれかに記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
電圧制御型のトランジスタ、例えば、ＭＯＳ型電界効果トランジスタ、あるいは絶縁ゲート型バイポーラトランジスタのゲートを駆動するゲートドライバが知られている。
【０００３】
例えば、電源電圧(例えば、１５～４０Ｖ)より低いゲート耐圧をもつ出力素子には低電圧(例えば、５Ｖあるいは３Ｖ)の内部電源回路（ＬＤＯ：Low drop out）が必要である。電源電圧を出力素子のゲートに直接加えることができないため、一般的にゲート耐圧以下の内部電源回路を介して出力素子のゲートに駆動電流を加える必要があり、ゲートに印加される駆動電流は内部電源回路の能力に依存する。
【０００４】
一方、安価で、単機能及び高速の外部素子駆動用のゲートドライバ装置（出力素子）においては、出力側の端子は電源端子、接地端子および駆動用出力端子の構成の場合が多く、外付け容量を付加することができない。
【０００５】
その場合、出力素子の高速駆動に必要な前段のトランジスタ（プリドライバ）の瞬時的な駆動電流を確保するためには、プリドライバの電源となる内部電源回路の出力に設置される容量を大きくする（内部容量の追加）必要がある。このため、内部電源回路の面積の肥大化と高速駆動がトレードオフの関係にあり、チップ面積を増大させる要因といえる。
【０００６】
低いゲート耐圧の出力素子は電流駆動能力が高く、大電流のオン動作及びオフ動作に向いている。しかし、このようにゲート耐圧以下の内部電源回路を介して出力素子のゲートに駆動電流を加える必要があり、要求されるチップサイズ以下にする必要から内部電源回路の能力を抑えると出力素子の電流駆動能力を十分に発揮させることが出来ず、スルーレートを短く、すなわち向上させることができないという問題があった。
【先行技術文献】
【特許文献】
【０００７】
特許第５７９４１９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
出力電圧のスルーレートを向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００９】
実施形態の半導体装置は、外部から入力される電源電圧よりゲート－ソース間の耐圧が低い第１トランジスタと、前記電源電圧より低い第１電圧を出力する第１電源回路と、前記第１電圧を電源として前記第１トランジスタのゲートを駆動する第１回路と、前記電源電圧が供給される電源電圧ノードから前記第１トランジスタのゲートに第１電流を供給する第２回路とを具備する。
【図面の簡単な説明】
【００１０】
図面に対しては
第１実施形態に係る半導体装置の構成の概要を示す回路図である。
第１実施形態に係る半導体装置の構成の詳細を示す回路図である。
第１実施形態に係る半導体装置の動作を示すタイミングチャートである。
第１実施形態に係る半導体装置の変形例１の構成を示す回路図である。
第１実施形態に係る半導体装置の変形例２の構成を示す回路図である。
第１実施形態に係る半導体装置の変形例３の構成を示す回路図である。
第１実施形態に係る半導体装置の変形例４の構成を示す回路図である。
第１実施形態に係る半導体装置の変形例５の構成を示す回路図である。
第１実施形態に係る半導体装置の変形例６の構成を示す回路図である。
第２実施形態に係る半導体装置の構成の詳細を示す回路図である。
第２実施形態に係る半導体装置の動作を示すタイミングチャートである。
第２実施形態に係る半導体装置の変形例１の構成を示す回路図である。
第２実施形態に係る半導体装置の変形例２の構成を示す回路図である。
第３実施形態に係る半導体装置の構成の詳細を示す回路図である。
第３実施形態に係る半導体装置の動作を示すタイミングチャートである。
第３実施形態に係る半導体装置の変形例１の構成を示す回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

関連特許