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公開番号2025011703
公報種別公開特許公報(A)
公開日2025-01-24
出願番号2023113965
出願日2023-07-11
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20250117BHJP()
要約【課題】信頼性を向上させることが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、第1電極と、第1電極と第1方向で対向する第2電極と、第1電極と第2電極との間に設けられた半導体部と、第2電極と半導体部との間に設けられた金属シリサイド層と、金属シリサイド層と第2電極との間に設けられた金属層と、を備える。この金属シリサイド層は、半導体部側に凹んだ凹部を有する。この金属層は、凹部の底面および側面に接する。
【選択図】図1
特許請求の範囲【請求項１】
第１電極と、
前記第１電極と第１方向で対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部と、
前記第２電極と前記半導体部との間に設けられた金属シリサイド層と、
前記金属シリサイド層と前記第２電極との間に設けられた金属層と、を備え、
前記金属シリサイド層が、前記半導体部側に凹んだ凹部を有し、
前記金属層が、前記凹部の底面および側面に接する、
半導体装置。
続きを表示（約 800 文字）【請求項２】
前記半導体部が、
前記金属シリサイド層に接する第１導電型の第１半導体領域を含む、請求項１に記載の半導体装置。
【請求項３】
前記半導体部が、第２導電型の第２半導体領域を含み、
前記金属シリサイド層が、前記第１半導体領域に接する第１部分と、前記第２半導体領域に接する第２部分と、を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１半導体領域および前記第２半導体領域が、前記第１方向に直交する第２方向に沿って並んで配置される、請求項３に記載の半導体装置。
【請求項５】
前記第１半導体領域および前記第２半導体領域が、前記第１方向および前記第２方向に直交する第３方向に沿って交互に隣接配置される、請求項４に記載の半導体装置。
【請求項６】
前記凹部が、前記第３方向に連続的に延びる溝形状である、請求項５に記載の半導体装置。
【請求項７】
前記第１部分と前記第２部分との間で、前記半導体部の表面から前記金属シリサイド層の下端部までの深さが異なる、請求項３に記載の半導体装置。
【請求項８】
前記第１部分および前記第２部分が、前記第２方向および前記第３方向に沿って格子状に配置される、請求項５に記載の半導体装置。
【請求項９】
前記第１半導体領域および前記第２半導体領域に接する第２導電型の第３半導体領域と、
ゲート絶縁膜を介して前記第３半導体領域と対向するゲート電極と、
をさらに備える、請求項３に記載の半導体装置。
【請求項１０】
前記第２電極がアルミニウムを含み、
前記金属シリサイド層がニッケルシリコン（ＮｉＳｉ）を含み、
前記金属層がチタンを含む、
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のパワー半導体装置では、ソース電極の下側に、ｐ
＋
型半導体領域およびｎ
＋
型半導体領域の両方が設けられる構造が知られている。また、この構造では、ソース電極と上記半導体領域との間には、金属シリサイド層および金属層が設けられる場合がある。
【０００３】
上記のようなパワー半導体装置では、ドレイン電極とソース電極との間で逆方向の電流が流れると、金属シリサイド層と金属層との間における熱膨張係数の差異によって、熱応力が発生する。この熱応力によって、金属シリサイド層と金属層との密着性が低下すると、メタル剥がれやメタルクラックが起こりやすくなる。その結果、信頼性が低下し得る。
【先行技術文献】
【特許文献】
【０００４】
特許第７２４３０９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性を向上させることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
一実施形態に係る半導体装置は、第１電極と、第１電極と第１方向で対向する第２電極と、第１電極と第２電極との間に設けられた半導体部と、第２電極と半導体部との間に設けられた金属シリサイド層と、金属シリサイド層と第２電極との間に設けられた金属層と、を備える。この金属シリサイド層は、半導体部側に凹んだ凹部を有する。この金属層は、凹部の底面および側面に接する。
【図面の簡単な説明】
【０００７】
第１実施形態に係る半導体装置を垂直方向に切断した断面図である。
第１実施形態に係る半導体装置１の要部の構造を示す斜視図である。
比較例に係る半導体装置垂直方向に切断した断面図である。
比較例に係る半導体装置の要部の構造を示す斜視図である。
第２実施形態に係る半導体装置を垂直方向に切断した断面図である。
第２実施形態に係る半導体装置の要部の構造を示す斜視図である。
第３実施形態に係る半導体装置の要部の構造を示す斜視図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を垂直方向に切断した断面図である。本実施形態に係る半導体装置１は、プレーナゲート構造を有するＭＯＳＦＥＴである。以下の説明では、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて半導体装置の各部の配置および構成を説明する場合がある。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向（第２方向）、Ｙ方向（第３方向）、Ｚ方向（第１方向）を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。本実施形態では、Ｘ方向はおよびＹ方向は、本実施形態に係る半導体装置１に平行な面内方向を表し、Ｚ方向は、半導体装置１に直交する面外方向を表す。
【００１０】
また、ｐ、ｐ
＋
の表記は、ｐ型不純物濃度が、この順番で高くなることを意味する。さらに、ｎ
－
、ｎ
＋
の表記は、ｎ型不純物濃度が、この順番で高くなることを意味する。
（【００１１】以降は省略されています）

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