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公開番号2025045904
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023153941
出願日2023-09-20
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人個人,個人,個人,個人
主分類H10D 30/66 20250101AFI20250326BHJP()
要約【課題】オン抵抗の増加を抑制しつつアバランシェ耐量を向上させること。
【解決手段】実施形態に係る半導体装置は、半導体層の第1および第2主面にそれぞれ設けられた第1および第2電極と、前記半導体層内に設けられた第1導電形の第1半導体領域と、前記第1主面から前記第1半導体領域に達し、前記第2電極から前記第1電極へ向かう第1方向に直交する第2方向に延在する複数の絶縁領域と、前記複数の絶縁領域内に設けられ、前記第2方向に延在する複数の第3電極と、前記複数の絶縁領域に挟まれ、前記第1半導体領域の上に位置し、前記第2方向に延在する第2導電形の第2半導体領域と、前記第2半導体領域と前記第1電極との間に位置する第1導電形の第3半導体領域と、前記第2半導体領域内において前記第2方向に延在し、前記第3半導体領域を貫通しない接続部を介して前記第1電極に電気的に接続されたキャリア伝導部とを備える。
【選択図】図2
特許請求の範囲【請求項１】
第１主面および第２主面を備える半導体層と、
前記第１主面に設けられた第１電極と、
前記第２主面に設けられた第２電極と、
前記半導体層内に設けられ、前記第２電極の上に位置する第１導電形の第１半導体領域と、
前記半導体層内に設けられ、前記第１主面から前記第１半導体領域に達し、前記第２電極から前記第１電極へ向かう第１方向に直交する第２方向に延在する複数の絶縁領域と、
前記複数の絶縁領域内に設けられ、前記第２方向に延在する複数の第３電極と、
前記半導体層内において、前記複数の絶縁領域に挟まれ、前記第１半導体領域の上に位置し、前記第２方向に延在するように設けられた第２導電形の第２半導体領域と、
前記半導体層内に設けられ、前記第２半導体領域と前記第１電極との間に位置する第１導電形の第３半導体領域と、
前記第２半導体領域内において前記第２方向に延在するように設けられたキャリア伝導部であって、前記第３半導体領域を貫通しない接続部を介して前記第１電極に電気的に接続された、キャリア伝導部と、
を備える半導体装置。
続きを表示（約 850 文字）【請求項２】
前記キャリア伝導部は、前記第２半導体領域よりも不純物濃度が高い第２導電形の半導体を含む、請求項１に記載の半導体装置。
【請求項３】
前記キャリア伝導部は、金属、またはポリシリコンを含む、請求項１に記載の半導体装置。
【請求項４】
前記キャリア伝導部は、隣り合う前記第３電極から等距離の位置に設けられている、請求項１に記載の半導体装置。
【請求項５】
前記接続部は、前記キャリア伝導部の一方の端部に接続しており、第２導電形の半導体領域である第１接続領域内に設けられ、
前記第１接続領域は、前記半導体層内に設けられ、前記第２半導体領域の前記第２方向における一方の端部から前記第１電極まで前記第１方向に沿って延在する、請求項１～４のいずれかに記載の半導体装置。
【請求項６】
前記第３半導体領域を貫通せず、前記キャリア伝導部の他方の端部と前記第１電極を電気的に接続しており、第２導電形の半導体領域である第２接続領域内に設けられた第２接続部をさらに備え、
前記第２接続領域は、前記半導体層内に設けられ、前記第２半導体領域の前記第２方向における他方の端部から前記第１電極まで前記第１方向に沿って延在する、請求項５に記載の半導体装置。
【請求項７】
前記第１接続領域および前記第２接続領域は、前記第２半導体領域と不純物濃度が等しい第２導電形の半導体を含む、請求項６に記載の半導体装置。
【請求項８】
前記半導体層内に設けられ、前記第１接続領域と前記第２接続領域の間に位置し、前記第３半導体領域に挟まれた第３接続領域と、
前記第３接続領域内に設けられ、前記キャリア伝導部と前記第１電極とを電気的に接続する第３接続部をさらに備える、請求項６に記載の半導体装置。
【請求項９】
前記接続部は、金属、またはポリシリコンを含む、請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
モータ等を駆動するためのインバータには、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられる。パワーＭＯＳＦＥＴにおいては、スイッチング動作時に発生した逆起電力によって素子が破壊されないように、アバランシェ耐量を確保することが必要である。
【０００３】
アバランシェ耐量を向上させる方法として、ＭＯＳＦＥＴの寄生バイポーラの動作を抑制することが考えられる。寄生バイポーラは、ベース領域に蓄積された少数キャリアによって動作しやすくなることから、ベース領域に蓄積された少数キャリアを外部に排出することで、アバランシェ耐量を向上させることができる。そこで、例えば、ソース電極からソース領域を貫通しベース層に達するようにｐ形半導体領域または金属材料からなるコンタクトを形成する。しかしながら、このようなコンタクトはソース領域を貫通するように設けられるため、ソース領域の面積が低下し、半導体装置のオン抵抗が増加する。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－４９６５６号公報
特開２０２２－９７６４９号公報
特開２０２２－１３９０７８号公報
国際公開２０２１／１００２０６号パンフレット
特開２０１９－１８６４５９号公報
特開２０１８－４６２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、オン抵抗の増加を抑制しつつアバランシェ耐量を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本実施形態に係る半導体装置は、第１主面および第２主面を備える半導体層と、前記第１主面に設けられた第１電極と、前記第２主面に設けられた第２電極と、前記半導体層内に設けられ、前記第２電極の上に位置する第１導電形の第１半導体領域と、前記半導体層内に設けられ、前記第１主面から前記第１半導体領域に達し、前記第２電極から前記第１電極へ向かう第１方向に直交する第２方向に延在する複数の絶縁領域と、前記複数の絶縁領域内に設けられ、前記第２方向に延在する複数の第３電極と、前記半導体層内において、前記複数の絶縁領域に挟まれ、前記第１半導体領域の上に位置し、前記第２方向に延在するように設けられた第２導電形の第２半導体領域と、前記半導体層内に設けられ、前記第２半導体領域と前記第１電極との間に位置する第１導電形の第３半導体領域と、前記第２半導体領域内において前記第２方向に延在するように設けられたキャリア伝導部であって、前記第３半導体領域を貫通しない接続部を介して前記第１電極に電気的に接続された、キャリア伝導部と、を備える。
【図面の簡単な説明】
【０００７】
第１の実施形態に係る半導体装置の平面図である。
第１の実施形態に係る半導体装置の断面図であって、図１のＩ－Ｉ線に沿う断面図である。
第１の実施形態に係る半導体装置の他の断面図であって、図１のＩＩ－ＩＩ線に沿う断面の一部を示す図である。
第１の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図４Ａに続く、第１の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図４Ｂに続く、第１の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図４Ｃに続く、第１の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
第２の実施形態に係る半導体装置の断面図であって、図１のＩ－Ｉ線に沿う断面図である。
第２の実施形態に係る半導体装置の他の断面図であって、図１のＩＩ－ＩＩ線に沿う断面の一部を示す図である。
第２の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図７Ａに続く、第２の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図７Ｂに続く、第２の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図７Ｃに続く、第２の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
図７Ｄに続く、第２の実施形態に係る半導体装置の製造工程の一例を説明するための断面図である。
第３の実施形態に係る半導体装置の平面図である。
第３の実施形態に係る半導体装置の断面図であって、図８のＩＩＩ－ＩＩＩ線に沿う断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００９】
また、説明の便宜上、図１～図３などに示すように、ＸＹＺ直交座標系を採用する。Ｚ軸方向は、半導体装置の積層方向（厚さ方向）である。また、Ｚ軸方向のうち、ソース電極側を「上」ともいい、ドレイン電極側を「下」ともいう。ただし、この表現は便宜的なものであり、重力の方向とは無関係である。Ｘ軸方向は、特許請求の範囲における第２方向である。Ｚ軸方向は、特許請求の範囲における第１方向である。
【００１０】
また、以下の説明において、各導電形における不純物濃度の相対的な高低を表すために、ｎ
＋
、ｎ、ｎ
－
、および、ｐ
＋
、ｐ、ｐ
－
の表記を用いる場合がある。すなわち、ｎ
＋
はｎよりもｎ形不純物濃度が相対的に高く、ｎ
－
はｎよりもｎ形不純物濃度が相対的に低いことを示す。また、ｐ
＋
はｐよりもｐ形不純物濃度が相対的に高く、ｐ
－
はｐよりもｐ形不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。ｎ形、ｎ
＋
形およびｎ
－
形は特許請求の範囲における第１導電形の一例である。ｐ形、ｐ
＋
形およびｐ
－
形は特許請求の範囲における第２導電形の一例である。なお、以下の説明において、ｎ形とｐ形は反転されてもよい。つまり、第１導電形がｐ形であってもよい。
（【００１１】以降は省略されています）

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