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公開番号2025029882
公報種別公開特許公報(A)
公開日2025-03-07
出願番号2023134761
出願日2023-08-22
発明の名称半導体装置
出願人株式会社東芝,東芝デバイス&ストレージ株式会社
代理人弁理士法人iX
主分類H10D 30/66 20250101AFI20250228BHJP()
要約【課題】破壊の発生を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、第1電極31の上に設けられた第1導電形の第1半導体領域11、第1半導体領域の上に設けられた第2導電形の第2半導体領域12及び第2半導体領域の上に設けられた第1導電形の第3半導体領域を含む。第2電極32は、第2半導体領域及び第3半導体領域の上に設けられている。ゲート電極20は、ゲート絶縁層25を介して第45半導体領域14と対面する。ゲート電極は、第1部分21と、第2部分22と、第3部分23と、を含む。第1部分は、第2電極32と対面する。第2部分は、ゲート電極の端部に位置する。第3部分は、第1部分と第2部分との間に位置する。第2部分の不純物濃度は、第3部分の不純物濃度よりも低い。第3電極は、第3部分の上に設けられた配線部33aを含み、ゲート電極と電気的に接続されている。
【選択図】図5
特許請求の範囲【請求項１】
第１電極と、
前記第１電極の上に設けられた第１導電形の第１半導体領域、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域、及び前記第２半導体領域の上に設けられた第１導電形の第３半導体領域を含み、炭化シリコンを含有する半導体層と、
前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極であって、
前記第３半導体領域とさらに対面する第１部分と、
前記第１方向及び前記第２方向に垂直な第３方向における前記ゲート電極の端部に位置する第２部分と、
前記第３方向において前記第１部分と前記第２部分との間に位置する第３部分と、
を含み、前記第２部分の不純物濃度が前記第３部分の不純物濃度よりも低い、前記ゲート電極と、
前記第３部分の上に設けられた配線部を含み、前記ゲート電極と電気的に接続され、前記第２電極から離れた第３電極と、
を備えた半導体装置。
続きを表示（約 650 文字）【請求項２】
前記半導体層は、前記第１半導体領域と前記ゲート電極との間に設けられた第２導電形の第４半導体領域をさらに含み、
前記第４半導体領域は、前記第２半導体領域と接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第４半導体領域の一部は、前記第２方向又は前記第３方向において、前記ゲート絶縁層を介して前記第３部分と対面している、請求項２に記載の半導体装置。
【請求項４】
前記第２部分の不純物濃度は、前記第３部分の不純物濃度の０．５倍未満である、請求項１～３のいずれか１つに記載の半導体装置。
【請求項５】
前記ゲート電極は、前記第２方向において複数設けられ、
前記配線部は、複数の前記第３部分の上に位置する、請求項１～３のいずれか１つに記載の半導体装置。
【請求項６】
前記ゲート絶縁層は、前記第２方向において前記ゲート電極と前記半導体層との間に設けられた第１絶縁領域と、前記第３方向において前記ゲート電極と前記半導体層との間に設けられた第２絶縁領域と、を含み、
前記第２絶縁領域の厚さは、前記第１絶縁領域の厚さよりも大きい、請求項１～３のいずれか１つに記載の半導体装置。
【請求項７】
前記第３部分の前記第１方向における長さは、前記第１部分の前記第２方向における長さよりも長く、前記第２部分の前記第２方向における長さよりも長い、請求項１～３のいずれか１つに記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
炭化シリコンを用いた半導体装置がある。半導体装置について、破壊の発生を抑制できる技術が求められている。
【先行技術文献】
【特許文献】
【０００３】
特許第７１７６２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、破壊の発生を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、第１電極と、半導体層と、第２電極と、ゲート電極と、第３電極と、を備える。前記半導体層は、前記第１電極の上に設けられた第１導電形の第１半導体領域、前記第１半導体領域の上に設けられた第２導電形の第２半導体領域、及び前記第２半導体領域の上に設けられた第１導電形の第３半導体領域を含む。前記半導体層は、炭化シリコンを含有する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、ゲート絶縁層を介して前記第２半導体領域と対面する。前記ゲート電極は、第１部分と、第２部分と、第３部分と、を含む。前記第１部分は、前記第３半導体領域とさらに対面する。前記第２部分は、前記第１方向及び前記第２方向に垂直な第３方向における前記ゲート電極の端部に位置する。前記第３部分は、前記第３方向において前記第１部分と前記第２部分との間に位置する。前記第２部分の不純物濃度は、前記第３部分の不純物濃度よりも低い。前記第３電極は、前記第３部分の上に設けられた配線部を含む。前記第３電極は、前記ゲート電極と電気的に接続され、前記第２電極から離れている。
【図面の簡単な説明】
【０００６】
図１は、実施形態に半導体装置を示す平面図である。
図２は、図１の部分IIの拡大平面図である。
図３は、図２のIII-III断面図である。
図４は、図２のIV-IV断面図である。
図５は、図２のＶ-Ｖ断面図である。
図６（ａ）及び図６（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
図７（ａ）及び図７（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
図８（ａ）及び図８（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）及び図９（ｂ）は、実施形態に係る半導体装置の製造方法を示す断面図である。
図１０（ａ）及び図１０（ｂ）は、ゲート電極の第２部分を示す平面図である。
図１１は、実施形態の第１変形例に係る半導体装置の一部を示す平面図である。
図１２は、図１１のXII－XII断面図である。
図１３は、実施形態の第２変形例に係る半導体装置の一部を示す平面図である。
図１４は、図１３のXIV－XIV断面図である。
【発明を実施するための形態】
【０００７】
以下に、本発明の各実施形態について図面を参照しつつ説明する。図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ
＋
、ｎ
－－
及びｐ
＋
、ｐ、ｐ
－
の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記の不純物濃度は、「＋」及び「－」のいずれも付されていない表記の不純物濃度よりも高いことを示す。「－」が付されている表記の不純物濃度は、「＋」及び「－」のいずれも付されていない表記の不純物濃度よりも低いことを示す。「－－」が付されている表記の不純物濃度は、「－」が付されている表記の不純物濃度よりも低いことを示す。以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
【０００８】
図１は、実施形態に半導体装置を示す平面図である。図２は、図１の部分IIの拡大平面図である。図３～図５は、それぞれ、図２のIII-III断面図、IV-IV断面図、及びＶ-Ｖ断面図である。
実施形態に半導体装置は、Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）である。図１～図５に示すように、実施形態に半導体装置１は、半導体層１０、ゲート電極２０、第１電極３１、第２電極３２、第３電極３３、及び絶縁層３５を備える。
【０００９】
実施形態の説明では、ＸＹＺ直交座標系を用いる。第１部分２１から半導体層１０に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する二方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、第１部分２１から半導体層１０に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１部分２１と半導体層１０との相対的な位置関係に基づき、重力の方向とは無関係である。
【００１０】
図１に示すように、半導体装置１の上面には、第２電極３２及び第３電極３３が設けられている。第２電極３２と第３電極３３は、互いに離れ、電気的に分離されている。第３電極３３は、一方向に沿って延びる配線部３３ａと、Ｘ－Ｙ面に沿って広がるパッド部３３ｂと、を含む。配線部３３ａは、パッド部３３ｂと電気的に接続されている。パッド部３３ｂには、ボンディングワイヤなどが接続される。半導体装置１の外周は、絶縁層３５によって覆われている。
（【００１１】以降は省略されています）

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