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公開番号2025036473
公報種別公開特許公報(A)
公開日2025-03-14
出願番号2024226012,2023218003
出願日2024-12-23,2013-07-16
発明の名称出力回路
出願人株式会社半導体エネルギー研究所
代理人
主分類H03K 19/0175 20060101AFI20250306BHJP(基本電子回路)
要約【課題】動作不良の発生を抑制しつつ、トランジスタに対するストレスを抑制する。
【解決手段】パルス信号を出力する機能を有し、該パルス信号をハイレベルに設定するか
否かを制御するトランジスタを有するパルス出力回路において、該パルス出力回路が出力
するパルス信号がローレベルである期間に、該トランジスタのソース及びドレインの一方
の電位を、クロック信号のローレベルの電位よりも高くし、且つハイレベルの電位よりも
高くする。これにより、上記トランジスタに対するストレスの抑制を図る。
【選択図】図1
特許請求の範囲【請求項１】
同一の導電型の第１乃至第６のトランジスタを有し、
前記第１乃至第６のトランジスタは、それぞれバックゲートを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、クロック信号が供給される配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、出力信号が出力される配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第１の電位が供給される配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第２の電位が供給される配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、第３の電位が供給される配線と電気的に接続され、
前記第５のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第１の電位が供給される配線と電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートと電気的に接続され、
前記第１乃至第６のトランジスタのバックゲートは、第４の電位が供給される配線と電気的に接続され、
前記第５のトランジスタがオン状態において、前記第４のトランジスタはオフ状態であり、
前記第６のトランジスタがオン状態において、前記第２のトランジスタはオフ状態である出力回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、パルス出力回路に関する。さらに、本発明は、表示装置に関する。さらに、本
発明は、電子機器に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
近年、作製プロセスの簡略化などを目的として、全てのトランジスタが同一の導電型であ
る回路（単極性回路ともいう）の開発が進められている。
【０００３】
上記単極性回路の例としては、シフトレジスタを構成するパルス出力回路が挙げられる。
【０００４】
例えば、特許文献１では、クロック信号のパルスを、パルス信号のパルスの生成に用いた
パルス出力回路を複数段有するシフトレジスタが開示されている。さらに、特許文献１で
は、ブートストラップを利用することにより、クロック信号の振幅に対し、出力するパル
ス信号の振幅の低下を抑制するシフトレジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
特開２００２－３３５１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のパルス出力回路の構成では、クロック信号の振幅が大きいとトラン
ジスタが劣化し、該トランジスタの電気特性が変動してしまうといった問題があった。
【０００７】
例えば、特許文献１のシフトレジスタでは、パルス出力回路から出力するパルス信号がロ
ーレベルのときに、出力するパルス信号をハイレベルに設定するか否かを制御するトラン
ジスタ（例えば特許文献１の図１（Ｂ）のトランジスタ１５）のゲートの電位が電位ＶＳ
Ｓに一定期間保持される。このとき、クロック信号に従って上記トランジスタのソース又
はドレインの電位が繰り返し変化するため、該トランジスタにストレスが与えられる。こ
れにより、上記トランジスタは劣化する。特に、特許文献１のシフトレジスタでは、上記
ストレスが与えられる時間が非常に長いため、該上記トランジスタが劣化しやすく、電気
特性の変動が進行してしまう。
【０００８】
トランジスタに与えられる上記ストレスの影響を抑制するためには、例えばトランジスタ
のチャネル長を長くするなどの対策が挙げられる。しかしながら、出力するパルス信号を
ハイレベルに設定するか否かを制御するトランジスタのチャネル長を長くすると、例えば
寄生容量などにより、出力するパルス信号が遅延し、動作不良が起こる可能性が高くなる
などの別の問題が生じてしまう。
【０００９】
上記問題に鑑み、本発明の一態様では、動作不良の発生を抑制しつつ、出力するパルス信
号をハイレベルに設定するか否かを制御するトランジスタに対するストレスを抑制するこ
とを課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、パルス出力回路が出力するパルス信号がローレベルである期間に、
該パルス信号をハイレベルに設定するか否かを制御するトランジスタのソース及びドレイ
ンの一方の電位を、クロック信号のハイレベルの電位よりも低くする。これにより、上記
トランジスタに対するストレスの抑制を図る。
（【００１１】以降は省略されています）

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