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公開番号2025017848
公報種別公開特許公報(A)
公開日2025-02-06
出願番号2023121144
出願日2023-07-25
発明の名称半導体装置、制御装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H02M 3/00 20060101AFI20250130BHJP(電力の発電,変換,配電)
要約【課題】初期の周期値を設定した後に中央処理装置をタイマー回路の管理から開放可能であると共にタイミング設定の複雑さを低減できる半導体装置を提供する。
【解決手段】PFM制御を行うように構成される半導体装置11は、タイマー回路13、カウンタ回路13の周期値を格納する第1格納回路15、第1格納回路15に接続される演算回路17、及びアナログ信号をディジタル信号に変換するA/D変換回路19を備え、タイマー回路13は、第1格納回路15の周期値に従うタイマー信号を生成するように構成され、演算回路17は、第1格納回路15に結合されるビット処理回路29を含み、ビット処理回路29は、ディジタル値内のビットにビット処理演算を行って、更新された周期値を示す更新信号を生成する。
【選択図】図1
特許請求の範囲【請求項１】
ＰＦＭ制御を行うように構成される半導体装置であって、
クロック信号をカウントするカウンタ回路を含む少なくとも１つのタイマー回路と、
前記タイマー回路の周期値を格納するように構成された第１格納回路と、
前記半導体装置の外部に接続可能に構成された第１電極と、
前記半導体装置の外部に接続可能に構成された第２電極と、
前記第１電極からの信号を受けると共に前記信号をディジタル信号に変換するように構成されたＡ／Ｄ変換回路と、
前記Ａ／Ｄ変換回路からの変換結果を受けるように構成された演算回路と、
を備え、
前記タイマー回路は、前記第１格納回路の前記周期値に従うタイマー信号を生成するように構成され、
前記タイマー回路は、前記タイマー信号を提供するために前記第２電極に接続され、
前記演算回路は、ビット処理回路を含み、前記ビット処理回路は、前記変換結果のディジタル値の少なくとも一部のビットにビット処理演算を行って、更新された周期値を示す更新信号を生成するように構成される、
半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記ビット処理演算は、ビットシフト演算である、
請求項１に記載された半導体装置。
【請求項３】
前記演算回路は、前記ディジタル値を格納する第２格納回路を含み、
前記演算回路は、前記Ａ／Ｄ変換回路からの前記変換結果の更新における一部又は全てに応じて、前記第２格納回路を更新し、
前記演算回路は、前記変換結果の更新前の値を格納する第３格納回路を更に含む、
請求項２に記載された半導体装置。
【請求項４】
前記演算回路は、前記第２格納回路の格納値と前記第３格納回路の格納値との差の符号に基づき前記ビットシフト演算のシフト方向を特定するシフト方向信号を生成するシフト方向特定回路を更に含み、
前記ビット処理回路は、前記シフト方向信号に従って前記ビットシフト演算を行う、
請求項３に記載された半導体装置。
【請求項５】
前記演算回路は、前記第２格納回路の格納値と前記第３格納回路の格納値との差の絶対値がシフト判定値を超えるか否かを判定して判定信号を生成する判定回路を含み、
前記ビット処理回路は、前記絶対値が前記シフト判定値を超えることを前記判定信号が示す場合、前記ビットシフト演算を行い、
前記ビット処理回路は、前記絶対値が前記シフト判定値に等しい又はより小さいことを前記判定信号が示す場合、前記ビットシフト演算を行わず、
前記シフト判定値は、前記ビットシフト演算を行うべき最小の差分を表す、
請求項３に記載された半導体装置。
【請求項６】
前記演算回路は、前記第２格納回路の格納値と前記第３格納回路の格納値との差を生成する差分回路を含む、
請求項３に記載された半導体装置。
【請求項７】
前記第１格納回路に接続された中央処理装置を更に備え、
前記中央処理装置は、前記第１格納回路の前記周期値を設定するように構成される、
請求項１に記載された半導体装置。
【請求項８】
追加タイマー回路を更に備え、
前記追加タイマー回路は、前記クロック信号をカウントするカウンタ回路及び周期値を格納する追加格納回路を有し、前記追加格納回路の前記周期値に従う可変周期のタイマー信号を生成するように構成され、
前記Ａ／Ｄ変換回路は、前記追加タイマー回路からのタイマー信号に応答して動作する別回路の出力からの信号を受けると共に受けた前記信号をディジタル値に変換するように構成され、
前記Ａ／Ｄ変換回路は、前記タイマー回路及び前記追加タイマー回路の更新信号を生成するために時分割で動作可能である、
請求項１に記載された半導体装置。
【請求項９】
請求項１から請求項８の何れか一項に記載された半導体装置と、
前記タイマー回路からの前記タイマー信号に応答して動作すると共に前記半導体装置の外に設けられる外部回路と、
を備える、制御装置。
【請求項１０】
前記外部回路は、電源回路と、前記電源回路の出力に接続された負荷回路と、を更に備え、
前記Ａ／Ｄ変換回路の前記信号は、前記電源回路と前記負荷回路との接続ノードの電圧信号である、
請求項９に記載された制御装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置及び制御装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１は、低コストのＣＰＵを使用しつつも、高分解能のＰＦＭ信号を出力することの可能な、ＤＣ－ＤＣコンバータの制御装置を開示する。
【０００３】
特許文献１のＰＦＭ信号生成回路は、ＣＰＵに５ＭＨｚの基準クロックを入力して演算部を動作させる。ＣＰＵは内部カウンタを有する。内部カウンタは、基準クロックをカウントすることによって、スイッチング周波数によって規定される周期のＮ倍の値をカウントすると共に、そのカウント動作の終了に伴ってスイッチング周波数の１／Ｎの周波数成分を有する信号を生成する。カウンタ出力信号を逓倍器を用いて逓倍することにより、スイッチング周波数成分を有するＰＦＭ信号を生成する。
【先行技術文献】
【特許文献】
【０００４】
特開2004-194484号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
マイクロコンピュータを用いてパルス周波数変調（Pulse Frequency Modulation：PFM、以下「PFM」と記す）制御を用いて電源回路を制御する場合、以下のような手順が行われる。電源回路と負荷回路との共有ノードの電圧をＡ／Ｄ変換回路の変換結果を介して取り込み、負荷の状態を判断した後に、判断した結果からタイマー回路の周期バッファ回路の値を更新する。これらの手順は、マイクロコンピュータの中央処理装置を介して行われる。これ故に、負荷変動に対する追従性が、中央処理装置の動作速度に律速されることがある。また、中央処理装置の動作速度を超えた処理を実行することができない。さらに、ＰＦＭ制御の処理に中央処理装置のリソースが割かれるので、中央処理装置が他の処理を実行することを優先する場合にはＰＦＭ制御の適応が遅れ、或いは中央処理装置に他の処理の実行を中断させる場合には他の処理の適応が遅れる。
【０００６】
本発明は、ＰＦＭ制御において、初期の周期値を設定した後に中央処理装置をタイマー回路の管理から開放可能であると共に、タイミング設定の複雑さを低減できる半導体装置、及び制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１形態に係る半導体装置は、ＰＦＭ制御を行うように構成される半導体装置であって、クロック信号をカウントするカウンタ回路を含む少なくとも１つのタイマー回路と、前記タイマー回路の周期値を格納するように構成された第１格納回路と、前記半導体装置の外部に接続可能に構成された第１電極と、前記半導体装置の外部に接続可能に構成された第２電極と、前記第１電極からの信号を受けると共に前記信号をディジタル信号に変換するように構成されたＡ／Ｄ変換回路と、前記Ａ／Ｄ変換回路からの変換結果を受けるように構成された演算回路と、を備え、前記タイマー回路は、前記第１格納回路の前記周期値に従うタイマー信号を生成するように構成され、前記タイマー回路は、前記タイマー信号を提供するために前記第２電極に接続され、前記演算回路は、ビット処理回路を含み、前記ビット処理回路は、前記変換結果のディジタル値の少なくとも一部のビットにビット処理演算を行って、更新された周期値を示す更新信号を生成するように構成される。
【０００８】
本発明の第２形態に係る制御装置は、上記形態に記載された半導体装置と、前記タイマー回路からの前記タイマー信号に応答して動作すると共に前記半導体装置の外に設けられる外部回路とを備える。
【発明の効果】
【０００９】
上記の形態によれば、初期の周期値を設定した後に中央処理装置をタイマー回路の管理から開放可能であると共にタイミング設定の複雑さを低減できる半導体装置、及び制御装置が提供される。
【図面の簡単な説明】
【００１０】
図１は、本実施形態に係る制御装置及び半導体装置を概略的に示す図面である。
図２は、本実施形態に係る制御装置における主要なノードの波形を示す図面である。
図３は、本実施形態に係る制御装置及び半導体装置の演算回路による第１格納回路の更新のタイミングを示す図面である。
図４は、本実施形態に係る制御装置及び半導体装置の演算回路を概略的に示す図面である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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