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公開番号2025009867
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2024085386
出願日2024-05-27
発明の名称半導体整流素子及びその製造方法
出願人ダイオーズインコーポレイテッド
代理人個人,個人,個人
主分類H10D 30/66 20250101AFI20250109BHJP()
要約【課題】導体整流素子及びその製造方法を提供する。
【解決手段】半導体整流素子は、頂面及び底面を有するエピタキシャル層と、頂面から底面まで延在し、かつ、互いに対向する第1側壁41C及び第2側壁41Dと、両側壁を接続する第1底面41Bとを含む第1凹溝41と、第1凹溝に隣接し、かつ、互いに対向する第3側壁42C及び第4側壁42Dと、両側壁を接続する第2底面42Bとを含む第2凹溝42と、頂面から底面まで延在し、かつ、第1凹溝の第1側壁と少なくとも一部の第1底面に隣接する第1ドープ領域221と、第1ドープ領域に隣接し、かつ互いに分離しており、頂面から底面まで延在し、かつ、第2凹溝の第3側壁、第4側壁及び第2底面に隣接する第2ドープ領域222と、第1凹溝と第2凹溝との間の頂面に設置され、かつ、その底面が第1ドープ領域及び第2ドープ領域に隣接するゲート構造と、接触金属層と、を含む。
【選択図】図4
特許請求の範囲【請求項１】
半導体整流素子において、
互いに対向する頂面及び底面を有するエピタキシャル層と、
前記頂面から前記底面まで延在し、かつ互いに対向する第１側壁及び第２側壁と、前記第１側壁と前記第２側壁を接続する第１底面とを含む第１凹溝と、
前記頂面から前記底面まで延在し、かつ前記第１凹溝に隣接する第２凹溝であって、互いに対向する第３側壁及び第４側壁と、前記第３側壁と前記第４側壁を接続する第２底面とを含む第２凹溝と、
前記頂面から前記底面まで延在し、かつ前記第１凹溝の前記第１側壁と少なくとも一部の前記第１底面に隣接する第１ドープ領域と、
前記第１ドープ領域に隣接し、かつ互いに分離されており、前記頂面から前記底面まで延在し、かつ前記第２凹溝の前記第３側壁、前記第４側壁及び前記第２底面に隣接する第２ドープ領域と、
前記第１凹溝と前記第２凹溝との間の前記頂面に設置され、かつその底面が前記第１ドープ領域と前記第２ドープ領域に隣接しているゲート構造と、前記第１凹溝、前記ゲート構造及び前記第２凹溝に沿って前記エピタキシャル層の前記頂面上に設置されている接触金属層と、を含むことを特徴とする、
半導体整流素子。
続きを表示（約 1,200 文字）【請求項２】
前記ゲート構造は、互いに対向する第５側壁及び第６側壁を含み、前記第５側壁と前記第１凹溝の前記第２側壁は断面図から見ると一直線であり、かつ前記ゲート構造の前記第６側壁と前記第２凹溝の前記第３側壁は断面図から見ると一直線である、請求項１に記載の半導体整流素子。
【請求項３】
前記第１凹溝の前記第１側壁は前記頂面の第１部分と接続され、かつ前記第１凹溝と前記第２凹溝との間の前記頂面の一部は前記頂面の第２部分であり、かつ前記第１部分と前記第２部分がほぼ同じ水平高さに位置している、請求項１に記載の半導体整流素子。
【請求項４】
前記第１凹溝の前記第１側壁は前記頂面の第１部分と接続され、前記第１凹溝と前記第２凹溝との間の前記頂面の一部は前記頂面の第２部分であり、かつ前記第１部分の水平高さが前記第２部分の水平高さを上回る、請求項１に記載の半導体整流素子。
【請求項５】
前記頂面から前記底面まで延在し、かつ第１ドープ領域の少なくとも一部と重なり、かつその深さが前記第１ドープ領域の深さを上回る第３のドープ領域をさらに含む、
請求項１に記載の半導体整流素子。
【請求項６】
前記第３ドープ領域の前記第１ドープ領域に近い部分が高いドープ濃度を有する、請求項５に記載の半導体整流素子。
【請求項７】
前記接触金属層が、前記第１凹溝の前記第２側壁、前記第１凹溝の前記底面、前記第２凹溝の前記第３側壁及び前記第４側壁、及び前記第２凹溝の前記底面に接触している、請求項１に記載の半導体整流素子。
【請求項８】
前記第１ドープ領域がさらに前記第１凹溝の前記第１側壁に隣接している、請求項１に記載の半導体整流素子。
【請求項９】
前記第１凹溝の前記第１側壁の第１高さは前記第２側壁の第２高さを上回り、前記第２凹溝の前記第３側壁の第３高さは前記第４側壁の第４高さとほぼ同じであり、かつ前記第２高さ、前記第３高さ、前記第４高さがほぼ同じである、請求項１に記載の半導体整流素子。
【請求項１０】
半導体整流素子の製造方法において、
炭化ケイ素層上にパターン化層を形成することと、
前記パターン化層をマスクとして前記炭化ケイ素層にエッチングを行い、第１凹溝及び前記第１凹溝に隣接する第２凹溝を形成することと、
前記パターン化層をマスクとして前記炭化ケイ素層にイオン注入を行うことと、
前記炭化ケイ素層に熱アニールを行うことと、
前記熱アニール後に、前記第１凹溝と前記第２凹溝との間の前記炭化ケイ素層上にゲート構造を形成することと、を含み、前記ゲート構造は、互いに対向する第１側壁及び第２側壁を有し、前記第１側壁と前記第１凹溝の１つの側壁は連続した側壁であり、かつ前記第２側壁と前記第２凹溝の１つの側壁も連続した側壁であることを特徴とする、
半導体整流素子の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体整流素子の構造及びその製造方法に関し、より具体的には、炭化ケイ素上に形成された半導体整流素子を有する構造及びその製造方法に関する。
続きを表示（約 3,700 文字）【背景技術】
【０００２】
周知のように、半導体材料は、広いバンドギャップ（バンドギャップエネルギー値Ｅｇが１．１ｅＶを上回るなど）、低い導通抵抗（ＲＯＮ）、高い熱伝導性、高い動作周波数及び高い電荷キャリア飽和速度を有しており、例えばダイオードやトランジスタのような電子部品の生産、特に電源への応用に非常に適している。上記の特徴を有し、かつ電子部品を製造するために設計される材料は炭化ケイ素（ＳｉＣ）である。特に、炭化ケイ素は、その異なる多形体（例えば３Ｃ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ）という面において、前に列挙した特性についてはケイ素よりも優れている。
【０００３】
炭化ケイ素基板上の電子素子は、ケイ素基板上の同類素子と比べて、ダイナミック出力抵抗が低く、漏れ電流が小さく、動作温度が高く、動作周波数が高いといった数々の長所を有している。炭化ケイ素を基板とする半導体構造は、高温（例えば１７００°Ｃまたはそれ以上）のアニール工程により活性化する必要があるが、多結晶シリコンや一般的なゲート材料は、そのような高温のアニール工程に耐えることができず、工程の整合が困難になり、工程全体のコストも増加する。
【発明の概要】
【０００４】
本開示の実施例は、半導体整流素子に関する。前記半導体整流素子は、互いに対向する頂面及び底面を有するエピタキシャル層と、前記頂面から前記底面まで延在し、かつ互いに対向する第１側壁及び第２側壁と、前記第１側壁と前記第２側壁を接続する第１底面とを含む第１凹溝と、前記頂面から前記底面まで延在し、かつ前記第１凹溝に隣接する第２凹溝であって、互いに対向する第３側壁及び第４側壁と、前記第３側壁と前記第４側壁を接続する第２底面とを含む第２凹溝と、前記頂面から前記底面まで延在し、かつ前記第１凹溝の前記第２側壁及び少なくとも前記第１底面の一部に隣接する第１ドープ領域と、前記第１ドープ領域に隣接し、かつ互いに分離されており、前記頂面から前記底面まで延在し、かつ前記第２凹溝の前記第３側壁、前記第４側壁及び前記第２底面に隣接する第２ドープ領域と、前記第１凹溝と前記第２凹溝との間の前記頂面に設置され、かつその底面が前記第１ドープ領域と前記第２ドープ領域に隣接しているゲート構造と、前記第１凹溝、前記ゲート構造及び前記第２凹溝に沿って前記エピタキシャル層の前記頂面上に設置されている接触金属層と、を含む。
【０００５】
本開示の実施例は、半導体整流素子の製造方法に関する。前記方法は、炭化ケイ素層上にパターン化層を形成することと、前記パターン化層をマスクとして前記炭化ケイ素層にエッチングを行い、第１凹溝及び前記第１凹溝に隣接する第２凹溝を形成することと、前記パターン化層をマスクとして前記炭化ケイ素層にイオン注入を行うことと、前記炭化ケイ素層に熱アニールを行うことと、前記熱アニール後に、前記第１凹溝と前記第２凹溝との間の前記炭化ケイ素層上にゲート構造を形成することと、を含み、そのうち、前記ゲート構造は、互いに対向する第１側壁及び第２側壁を有し、前記第１側壁と前記第１凹溝の１つの側壁は連続した側壁であり、かつ前記第２側壁と前記第２凹溝の１つの側壁も連続した側壁である。
【０００６】
図面と結び付けて以下の詳細な説明を閲読することにより、本開示の若干の実施例の態様を最適に理解することができる。各種の構造は比例通りに作成しなくてもよいという点に注意しなければならない。実際には、論述を明確にするという見地から、各種の構造の大きさを任意に拡大または縮小することができる。
【図面の簡単な説明】
【０００７】
図１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図５は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図６は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１５は、本件の異なる実施例に基づく半導体整流素子の上面図である。
図１６は、本件の異なる実施例に基づく半導体整流素子の上面図である。
図１７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図１９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２１は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２２は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２３は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２４は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２５は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２６は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２７は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２８は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図２９は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
図３０は、本件のいくつかの実施例に基づく半導体整流素子の製造方法の中の１つ以上の段階を示している。
【発明を実施するための形態】
【０００８】
同一または類似する部品は、図及び詳細な記述の中では、同様の参照符号を使用して示している。本開示の若干の実施例は、以下の詳細な説明及び図面により、速やかに理解することができる。
【０００９】
以下の開示では、提供される標的の様々な特徴を実施するための多くの異なる実施例または範例を提供している。以下では、部品及び配置の具体的な実例を説明している。もちろん、これらは単なる範例なので、限定的でないことが望ましい。本開示では、第２特徴の上方または上に第１特徴を形成するという引用は、第１特徴と第２特徴が直接接触を形成している実施例を含むことができ、かつ第１特徴と第２特徴との間に第１特徴と第２特徴が直接接触を形成しなくてよい別の特徴を形成する実施例を含むこともできる。また、本開示では、各実施例の中で図面符号及び／または文字が重複してもよい。この重複は簡単かつ明確にするために行われるものであり、それ自体は、議論されている各実施例及び／または配置の間の関係を示しているわけではない。
【００１０】
以下では本開示の実施例について詳細に議論している。しかし、本開示が様々な特定の環境下で具体化することができる多くの適用概念を提供していることを理解しておかなければならない。議論されている具体的な実施例は説明的なものであり、本開示の範囲を限定するものではない。
（【００１１】以降は省略されています）

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