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公開番号2024165075
公報種別公開特許公報(A)
公開日2024-11-28
出願番号2023080916
出願日2023-05-16
発明の名称半導体装置
出願人住友電気工業株式会社
代理人弁理士法人片山特許事務所
主分類H01L 25/00 20060101AFI20241121BHJP(基本的電気素子)
要約【課題】小型化可能な半導体装置を提供する。
【解決手段】半導体装置は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベース55と、ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップ25と、ベース上に搭載され、基板31と、基板の上面に設けられた第1導電体パターン32と、を備える配線部品34と、ベース上に搭載され、誘電体基板35と、誘電体基板の上面に設けられた第2導電体パターン36と、誘電体基板の上面に設けられ第2導電体パターンと分離された第3導電体パターン37と、を備える容量性部品39と、信号パッドと第1導電体パターンとを電気的に接続する第1ボンディングワイヤ41と、第1導電体パターンと第2導電体パターンとを電気的に接続する第2ボンディングワイヤ42と、第1導電体パターンと信号端子とを電気的に接続する第3ボンディングワイヤ43と、信号端子と第3導電体パターンとを電気的に接続する第4ボンディングワイヤ44と、を備える。
【選択図】図2
特許請求の範囲【請求項１】
高周波信号が入力または出力する信号端子と、
基準電位が供給される、上面が導電性であるベースと、
前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、
前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、
前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、
前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、
前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、
前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、
前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、
を備える半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記誘電体基板、前記第２導電体パターンおよび前記ベースは第１キャパシタを形成し、
前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成する請求項１に記載の半導体装置。
【請求項３】
前記第２導電体パターンの面積は、前記第３導電体パターンの面積より大きい請求項２に記載の半導体装置。
【請求項４】
前記第１ボンディングワイヤ、前記第２ボンディングワイヤおよび前記第１キャパシタは、ハイパス回路を形成し、
前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成する請求項３に記載の半導体装置。
【請求項５】
前記第１導電体パターンは、前記第１ボンディングワイヤおよび前記第３ボンディングワイヤが接合するベタパターンと、前記ベタパターンのうち前記半導体チップに近い端部に接続し、前記容量性部品の方に延伸する線路パターンと、を有し、前記第２ボンディングワイヤは、前記線路パターンのうち前記容量性部品に近い端部に接合する請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項６】
前記第３ボンディングワイヤの本数は前記第４ボンディングワイヤの本数より多い請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項７】
前記第２導電体パターンは、前記誘電体基板の上面に複数設けられ、
前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項８】
前記第１ボンディングワイヤは複数設けられ、
１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長い請求項７に記載の半導体装置。
【請求項９】
前記第３導電体パターンは、前記誘電体基板の上面に複数設けられ、
前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１導電体パターンは、前記基板の上面に前記半導体チップと前記配線部品の配列方向に交差する方向に複数設けられている請求項１から請求項４のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
半導体チップと、半導体チップと外部回路とのインピーダンスを整合させるための整合回路と、をベース上に実装することが知られている（例えば特許文献１）。整合回路には、ベース上に実装される容量性部品、配線部品およびボンディングワイヤが用いられる
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－９６４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
整合回路として、ハイパス回路とローパス回路を用いることが考えられる。この場合、ベース上に実装する部品点数が多くなり、大型化してしまう。
【０００５】
本開示は、上記課題に鑑みなされたものであり、小型化可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示の一実施形態は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベースと、前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、を備える半導体装置である。
【発明の効果】
【０００７】
本開示によれば、小型化可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
図１は、実施例１に係る半導体装置の回路図である。
図２は、実施例１に係る半導体装置の平面図である。
図３は、図２のＡ－Ａ断面図である。
図４は、図２のＢ－Ｂ断面図である。
図５は、図２のＣ－Ｃ断面図である。
図６は、回路Ａにおける整合回路の回路図である。
図７は、回路Ａにおけるインピーダンスの一例を示すスミスチャートである。
図８は、回路Ｂにおける整合回路の回路図である。
図９は、回路Ｂにおけるインピーダンスの一例を示すスミスチャートである。
図１０は、比較例１に係る半導体装置の平面図である。
図１１は、比較例２に係る半導体装置の平面図である。
図１２は、比較例３に係る半導体装置の平面図である。
図１３は、実施例１の変形例１に係る半導体装置の平面図である。
図１４は、実施例１の変形例２に係る半導体装置の平面図である。
図１５は、実施例１の変形例３に係る半導体装置の平面図である。
図１６は、実施例１の変形例４に係る半導体装置の平面図である。
図１７は、実施例２の半導体装置が用いられるドハティ増幅器の回路図である。
図１８は、実施例２に係る半導体装置の平面図である。
図１９は、回路Ａを整合回路６６に用いたときのインピーダンスＺ１およびＺ２を示すスミスチャートである。
図２０は、回路Ｂを整合回路６６に用いたときのインピーダンスＺ１およびＺ２を示すスミスチャートである。
【発明を実施するための形態】
【０００９】
［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、高周波信号が入力または出力する信号端子と、基準電位が供給される、上面が導電性であるベースと、前記ベース上に搭載され、上面に設けられた信号パッドを有する半導体チップと、前記ベース上に搭載され、基板と、前記基板の上面に設けられた第１導電体パターンと、を備える配線部品と、前記ベース上に搭載され、誘電体基板と、前記誘電体基板の上面に設けられた第２導電体パターンと、前記誘電体基板の上面に設けられ前記第２導電体パターンと分離された第３導電体パターンと、を備える容量性部品と、前記信号パッドと前記第１導電体パターンとを電気的に接続する第１ボンディングワイヤと、前記第１導電体パターンと前記第２導電体パターンとを電気的に接続する第２ボンディングワイヤと、前記第１導電体パターンと前記信号端子とを電気的に接続する第３ボンディングワイヤと、前記信号端子と前記第３導電体パターンとを電気的に接続する第４ボンディングワイヤと、を備える半導体装置である。これにより、第２導電体パターンと第３導電体パターンを同じ誘電体基板の上面に設けることができる。よって、容量性部品の個数を減らすことができ、半導体装置を小型化できる。
（２）上記（１）において、前記誘電体基板、前記第２導電体パターンおよび前記ベースは第１キャパシタを形成し、前記誘電体基板、前記第３導電体パターンおよび前記ベースは第２キャパシタを形成してもよい。これにより、第１キャパシタと第２キャパシタとを同じ容量性部品に設けることができる。
（３）上記（２）において、前記第２導電体パターンの面積は、前記第３導電体パターンの面積より大きくてもよい。これにより、第１キャパシタのキャパシタンスを第２キャパシタのキャパシタンスより大きくできる。
（４）上記（３）において、前記第１ボンディングワイヤ、前記第２ボンディングワイヤおよび前記第１キャパシタは、ハイパス回路を形成し、前記第３ボンディングワイヤ、前記第４ボンディングワイヤおよび前記第２キャパシタはローパス回路を形成してもよい。これにより、配線部品と容量性部品とを用いハイパス回路とローパス回路とを実現できる。
（５）上記（１）から（４）のいずれかにおいて、前記第１導電体パターンは、前記第１ボンディングワイヤおよび前記第３ボンディングワイヤが接合するベタパターンと、前記ベタパターンのうち前記半導体チップに近い端部に接続し、前記容量性部品の方に延伸する線路パターンと、を有し、前記第２ボンディングワイヤは、前記線路パターンのうち前記容量性部品に近い端部に接合してもよい。これにより、ボンディングワイヤの一部の代わりに線路パターンを用いることができる。よって、ボンディングワイヤの溶断または焼失を抑制できる。
（６）上記（１）から（５）のいずれかにおいて、前記第３ボンディングワイヤの本数は前記第４ボンディングワイヤの本数より多くてもよい。これにより、第３ボンディングワイヤの溶断または焼失を抑制できる。
（７）上記（１）から（６）のいずれかにおいて、前記第２導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第２導電体パターンにそれぞれ接続される複数の前記第２ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（８）上記（７）において、前記第１ボンディングワイヤは複数設けられ、１個の前記第１導電体パターンに接続される前記複数の第１ボンディングワイヤのうち前記第１ボンディングワイヤの配列方向における端部に位置する第１ボンディングワイヤは、前記複数の第１ボンディングワイヤのうち前記配列方向における中央部に位置する第１ボンディングワイヤより長くてもよい。これにより、特性を均一化できる。
（９）上記（１）から（８）のいずれかにおいて、前記第３導電体パターンは、前記誘電体基板の上面に複数設けられ、前記複数の第３導電体パターンにそれぞれ接続される複数の前記第４ボンディングワイヤは、前記第３ボンディングワイヤを挟むように設けられていてもよい。これにより、特性を均一化できる。
（１０）上記（１）から（９）のいずれかにおいて、前記第１導電体パターンは、前記基板の上面に前記半導体チップと前記配線部品の配列方向に交差する方向に複数設けられていてもよい。これにより、特性を均一化できる。
（１１）上記（１）から（１０）のいずれかにおいて、前記半導体チップは、トランジスタを備え、前記信号端子は、前記高周波信号を出力してもよい。これにより、トランジスタから出力される信号によりボンディングワイヤが溶断または焼失することを抑制できる。
（１２）上記（１１）において、前記トランジスタは、ドハティ増幅器のメインアンプであってもよい。これにより、ドハティ増幅器を広帯域化し、かつ小型化が可能となる。
［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００１０】
［実施例１］
図１は、実施例１に係る半導体装置の回路図である。図１に示すように、半導体装置１００は、トランジスタ２０、整合回路１４を備えている。整合回路１４は、ハイパス回路１２およびローパス回路１３を備えている。トランジスタ２０は、例えばＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）であり、ＧａＮＨＥＭＴ（ＧａｌｌｉｕｍＮｉｔｒｉｄｅＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（ＬａｔｅｒａｌｌｙＤｉｆｆｕｓｅｄＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタ２０のソースＳはグランドに電気的に接続され、短絡されている。ゲートＧは、入力端子Ｔｉｎに電気的に接続され、短絡されている。ドレインＤは、整合回路１４を介し出力端子Ｔｏｕｔに電気的に接続されている。
（【００１１】以降は省略されています）

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