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公開番号2024164308
公報種別公開特許公報(A)
公開日2024-11-26
出願番号2024153606,2021507804
出願日2024-09-06,2019-08-14
発明の名称階層キャッシュシステムにおけるプリフェッチ管理
出願人テキサスインスツルメンツインコーポレイテッド
代理人個人
主分類G06F 12/0895 20160101AFI20241119BHJP(計算;計数)
要約【課題】マルチレベルキャッシュシステムを含むメモリシステムを提供する。
【解決手段】CPUコア102、第1のラインサイズを有するL1メモリキャッシュ130及び第1のラインサイズよりも大きな第2のラインサイズを有するL2メモリキャッシュ155を含むプロセッサ100であって、L2メモリキャッシュの各ラインが上半分と下半分を含む。メモリコントローラサブシステム101は、CPUコア102、L1メモリキャッシュ及びL2メモリキャッシュと結合し、第1のターゲットアドレスに対するL1メモリキャッシュにミスがあると、ミスとなった第1のターゲットアドレスがL2メモリキャッシュにおけるラインの下半分にマップすると判定し、L2メモリキャッシュからライン全体をリトリーブし、L2メモリキャッシュからL1メモリキャッシュにライン全体を返す。
【選択図】図1
特許請求の範囲【請求項１】
装置であって、
中央処理装置（ＣＰＵ）コア、
前記ＣＰＵコアによる実行のための命令を格納するための第１のメモリキャッシュであって、第１のラインサイズを有する前記第１のメモリキャッシュ、
前記ＣＰＵコアによる実行のための命令を格納するための第２のメモリキャッシュであって、前記第２のメモリキャッシュが第２のラインサイズを有し、前記第２のラインサイズが前記第１のラインサイズよりも大きく、前記第２のメモリキャッシュの各ラインが上半分及び下半分を有する、前記第２のメモリキャッシュ、及び
前記ＣＰＵコア及び第１及び第２のメモリキャッシュに結合されるメモリコントローラサブシステム、
を含み、
前記メモリコントローラサブシステムが、第１のターゲットアドレスについての前記第１のメモリキャッシュにおけるミスの判定の際、前記ミスとなった前記第１のターゲットアドレスが前記第２のメモリキャッシュにおけるラインの前記下半分にマップすると判定し、前記第２のメモリキャッシュからライン全体をリトリーブし、前記ライン全体を前記第２のメモリキャッシュから前記第１のメモリキャッシュに戻すように構成される、装置。
続きを表示（約 2,200 文字）【請求項２】
請求項１に記載の装置であって、
前記第２のラインサイズが前記第１のラインサイズの２倍である、装置。
【請求項３】
請求項１に記載の装置であって、
第２のターゲットアドレスについての前記第１のメモリキャッシュにおける第２のミスの判定の際、前記メモリコントローラサブシステムが、前記第２のミスとなった前記第２のターゲットアドレスが、前記第２のメモリキャッシュにおけるラインの前記上半分にマップすると判定し、また、前記第２のメモリキャッシュからの前記ラインの前記下半分ではなく前記第２のメモリキャッシュからの前記ラインの前記上半分を前記第１のメモリキャッシュに戻すように構成される、装置。
【請求項４】
請求項１に記載の装置であって、
前記メモリコントローラサブシステムが、
前記ミスとなった前記第１のターゲットアドレスが前記第２のメモリキャッシュにおける前記ラインの前記下半分にマップすると判定し、また、前記第２のメモリキャッシュからの前記ライン全体のための要求を生成するための、第１のメモリコントローラ、及び
前記要求を受けとり、前記第２のメモリキャッシュにアクセスして前記ライン全体をリトリーブするための、第２のメモリコントローラ、
を含む、装置。
【請求項５】
請求項４に記載の装置であって、
前記第１のターゲットアドレスが仮想アドレスであり、
前記第２のメモリキャッシュからの前記ライン全体に対する前記要求が、前記仮想アドレスに基づいて生成される物理アドレスを含み、
前記ライン全体に対する前記要求がさらに、前記第２のメモリキャッシュからの前記ライン全体が前記第２のメモリキャッシュからリトリーブされるべきであることを示すインジケータを含む、装置。
【請求項６】
請求項１に記載の装置であって、
前記第１のターゲットアドレスで始まるプログラム命令のプリフェッチユニットセットをリトリーブするため、前記第１のターゲットアドレスが、前記ＣＰＵコアによって前記
メモリコントローラサブシステムに提供されるべきであり、
前記ＣＰＵコアがさらに、付加的なプリフェッチユニット内のプログラム命令がリトリーブされずに前記ＣＰＵコアに提供されるという信号をメモリコントローラサブシステムにアサートする、装置。
【請求項７】
請求項１に記載の装置であって、
第２のターゲットアドレスが、前記第２のターゲットアドレスで始まるプログラム命令の第１のプリフェッチユニットセットをリトリーブするために、前記ＣＰＵコアによって前記メモリコントローラサブシステムに提供されるようになっており、
前記ＣＰＵコアがまた、前記メモリコントローラサブシステムにプリフェッチカウントを提供するようになっており、前記プリフェッチカウントが、前記第１のプリフェッチユニットに続くプログラム命令のプリフェッチユニットの数を示す、装置。
【請求項８】
請求項７に記載の装置であって、
前記メモリコントローラサブシステムが、前記プリフェッチカウント及び前記第２のターゲットアドレスに基づいて一連のターゲットアドレスを計算するようになっており、前記第１のターゲットアドレスが、前記一連のターゲットアドレスのうちの最後のターゲットアドレスである、装置。
【請求項９】
請求項１に記載の装置であって、
前記ミスとなった前記第１のターゲットアドレスが前記第２のメモリキャッシュにおけるラインの前記下半分にマップするとの前記判定が、前記第１のターゲットアドレスにおける少なくとも１つのビットの論理状態の判定を含む、装置。
【請求項１０】
システムであって、
入力／出力デバイス、及び
前記入力／出力デバイスに結合されるプロセッサであって、中央処理装置（ＣＰＵ）コアと、第１のメモリキャッシュと、第２のメモリキャッシュと、メモリコントローラサブシステムとを含む、前記プロセッサ、
を含み、
前記第１のメモリキャッシュが、第１のラインサイズを有し、前記ＣＰＵコアによる実行のための命令を格納するのものためであり、
前記第２のメモリキャッシュが、前記ＣＰＵコアによる実行のための命令を格納するものであり、前記第１のラインサイズよりも大きい第２のラインサイズを有し、前記第２のメモリキャッシュの各ラインが上半分及び下半分を含み、
前記メモリコントローラサブシステムが、前記ＣＰＵコアに及び第１及び第２のメモリキャッシュに結合されており、
前記メモリコントローラサブシステムが、第１のターゲットアドレスにおける前記第１のメモリキャッシュのミスの際に、前記ミスとなった前記第１のターゲットが前記第２のメモリキャッシュにおけるラインの前記下半分にマップすると判定し、前記第２のメモリキャッシュからライン全体をリトリーブし、前記第２のメモリキャッシュから前記第１のキャッシュに前記ライン全体を返すように構成されている、システム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
メモリシステムには、マルチレベルキャッシュシステムを含むものがある。特定のメモリアドレスに対する要求をメモリコントローラによってプロセッサコアから受信すると、メモリコントローラは、そのメモリアドレスに関連するデータが第１のレベルキャッシュ（Ｌ１）に存在するかどうかを判定する。データがＬ１キャッシュに存在する場合、データはＬ１キャッシュから返される。メモリアドレスに関連するデータがＬ１キャッシュに存在しない場合、メモリコントローラは、第２のレベルキャッシュ（Ｌ２）にアクセスする。Ｌ２は、Ｌ１キャッシュよりも大きいため、より多くのアドレスを保持し得る。データがＬ２キャッシュに存在する場合、データはＬ２キャッシュからプロセッサコアに返され、同じデータが再び要求された場合においてコピーもＬ１キャッシュに保存される。付加的なメモリレベルの階層も可能である。
続きを表示（約 2,200 文字）【発明の概要】
【０００２】
少なくとも１つの例において、装置が、中央処理装置（ＣＰＵ）コアと、ＣＰＵコアによる実行のための命令を格納するための第１のメモリキャッシュとを含む。第１のメモリキャッシュは、第１のラインサイズを持つように構成される。第２のメモリキャッシュが、ＣＰＵコアによる実行のための命令を格納する。第２のメモリキャッシュは、第１のラインサイズよりも大きい第２のラインサイズを有し、第２のメモリキャッシュの各ラインが、上半分と下半分を含む。メモリコントローラサブシステムが、ＣＰＵコアに及び第１及び第２メモリキャッシュに結合される。第１のターゲットアドレスに対する第１のメモリキャッシュにおいてミスが発生すると、メモリコントローラサブシステムは、ミスが発生した第１のターゲットアドレスを第２のメモリキャッシュ内のラインの下半分にマップし、第２のメモリキャッシュからライン全体をリトリーブし、第２のメモリキャッシュから第１のメモリキャッシュにライン全体を返す。
【図面の簡単な説明】
【０００３】
一例に従ったプロセッサを図示する。
【０００４】
一例に従った、Ｌ１メモリキャッシュアクセスのフルＬ２キャッシュラインアクセスへの昇格を図示する。
【０００５】
一例に従った性能改善を図示するためのフローチャートである。
【０００６】
一例に従った別の性能改善を図示するための別のフローチャートである。
【０００７】
図１のプロセッサを含むシステムを示す。
【発明を実施するための形態】
【０００８】
図１は、階層（ｈｉｅｒａｒｃｈｉｃａｌ）キャッシュサブシステムを含むプロセッサ１００の一例を示す。この例におけるプロセッサ１００は、中央処理装置（ＣＰＵ）コア１０２、メモリコントローラサブシステム１０１、Ｌ１データキャッシュ（Ｌ１Ｄ）１１５、Ｌ１プログラムキャッシュ（Ｌ１Ｐ）１３０、及びＬ２メモリキャッシュ１５５を含む。この例では、メモリコントローラサブシステム１０１は、データメモリコントローラ（ＤＭＣ）１１０、プログラムメモリコントローラ（ＰＭＣ）１２０、及び、統合メモリコントローラ（ＵＭＣ）１５０を含む。この例では、Ｌ１キャッシュレベルにおいて、データ及びプログラム命令が別々のキャッシュに分割される。ＣＰＵコア１０２によって実行される命令は、Ｌ１Ｐ１３０に格納され、その後、実行のためにＣＰＵコア１０２に提供される。一方、データはＬ１Ｄ１１５に格納される。ＣＰＵコア１０２は、Ｌ１Ｄ１１５からのデータの読み出し及びＬ１Ｄ１１５へのデータの書き込みが可能であり、Ｌ１Ｐ１３０への読み出しアクセスがある（Ｌ１Ｐ１３０への書き込みアクセスはない）。Ｌ２メモリキャッシュ１５５は、データ及びプログラム命令の両方を格納し得る。
【０００９】
Ｌ１Ｄ１１５、Ｌ１Ｐ１３０、及びＬ２メモリキャッシュ１５５のサイズは実装によって異なり得るが、一例において、Ｌ２メモリキャッシュ１５５のサイズは、Ｌ１Ｄ１１５又はＬ１Ｐ１３０のいずれかのサイズよりも大きい。例えば、Ｌ１Ｄ１１５のサイズは３２キロバイトで、Ｌ１Ｐのサイズも３２キロバイトであるが、Ｌ２メモリキャッシュのサイズは６４キロバイト～４ＭＢとし得る。また、Ｌ１Ｄ１１５のキャッシュラインサイズは、Ｌ２メモリキャッシュ１５５のキャッシュラインサイズ（例えば１２８バイト）と同じであり、Ｌ１Ｐ１３０のキャッシュラインサイズは、より小さい（例えば、６４バイト）。
【００１０】
ＣＰＵコア１０２によりデータが必要とされると、ＤＭＣ１１０は、ＣＰＵコア１０２からターゲットデータに対するアクセス要求を受け取る。アクセス要求は、ＣＰＵコア１０２からのアドレス（例えば、仮想アドレス）を含み得る。ＤＭＣ１１０は、ターゲットデータがＬ１Ｄ１１５に存在するかどうかを判定する。データがＬ１Ｄ１１５に存在する場合、データはＣＰＵコア１０２に返される。しかしながら、ＣＰＵコア１０２によって要求されたデータがＬ１Ｄ１１５内に存在しない場合、ＤＭＣ１１０は、ＵＭＣ１５０にアクセス要求を提供する。このアクセス要求は、ＣＰＵコア１０２によって提供される仮想アドレス（ＶＡ）に基づいてＤＭＣ１１０によって生成される物理アドレスを含み得る。ＵＭＣ１５０は、ＤＭＣ１１０によって提供された物理アドレスがＬ２メモリキャッシュ１５５内に存在するかどうかを判定する。データがＬ２メモリキャッシュ１５５に存在する場合、データはＬ２メモリキャッシュ１５５からＣＰＵコア１０２に返され、コピーがＬ１Ｄ１１５に格納される。キャッシュサブシステムの付加的な階層が存在する可能性もある。例えば、Ｌ３メモリキャッシュ又はシステムメモリがアクセスされるように利用可能であり得る。そのため、ＣＰＵコア１０２によって要求されたデータがＬ１Ｄ１１５又はＬ２メモリキャッシュ１５５のいずれにも存在しない場合、データは、付加的なキャッシュレベルにおいてアクセスされ得る。
（【００１１】以降は省略されています）

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