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公開番号2024163479
公報種別公開特許公報(A)
公開日2024-11-22
出願番号2023079107
出願日2023-05-12
発明の名称半導体モジュール
出願人新電元工業株式会社
代理人めぶき弁理士法人
主分類H01L 25/07 20060101AFI20241115BHJP(基本的電気素子)
要約【課題】寄生インダクタンスの低減化を図ることができる半導体モジュールを提供する。
【解決手段】第1半導体チップと第3半導体チップ、第2半導体チップと第4半導体チップ、第1配線パターンと第3配線パターン、第2配線パターンと第4配線パターン、第1中点端子と第2中点端子、及び、第1の第2電源端子と第2の第2電源端子は、それぞれ中心線を基準に対称に配置され、第5配線パターン及び第1電源端子は、それぞれ中心線を基準に対称に形成され、第1中点端子及び第2中点端子は、半導体モジュールの一方側に隣接して配置され、第1電源端子、第1の第2電源端子及び第2の第2電源端子は、半導体モジュールの他方側に配置され、第1電源端子は、第5配線パターンの上部空間に非接触状態で配置され、かつ、第1配線パターンと第3配線パターンとを接続している半導体モジュール。
【選択図】図2
特許請求の範囲【請求項１】
第１～第４半導体チップ、第１～第５配線パターン、第１電源端子、第１の第２電源端子、第２の第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、
前記第１半導体チップと前記第３半導体チップ、前記第２半導体チップと前記第４半導体チップ、前記第１配線パターンと前記第３配線パターン、前記第２配線パターンと前記第４配線パターン、前記第１中点端子と前記第２中点端子、及び、前記第１の第２電源端子と前記第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、
前記第５配線パターン及び前記第１電源端子は、それぞれ前記中心線を基準に対称に形成され、
前記第１中点端子及び前記第２中点端子は、前記半導体モジュールの一方側に隣接して配置され、
前記第１電源端子、前記第１の第２電源端子及び前記第２の第２電源端子は、前記半導体モジュールの他方側に配置され、
前記第１電源端子は、前記第５配線パターンの上部空間に非接触状態で配置され、かつ、前記第１配線パターンと前記第３配線パターンとを接続していることを特徴とする半導体モジュール。
続きを表示（約 1,900 文字）【請求項２】
前記第２配線パターン及び前記第４配線パターンは、前記第１中点端子と前記第２中点端子を接続する隣接領域が近接して配置されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項３】
前記第１配線パターン及び前記第３配線パターンは、前記第５配線パターンの両側に近接して配置されており、
前記第１の第２電源端子及び前記第２の第２電源端子は、前記第５配線パターンの両側に配置されており、
前記第１電源端子は、Ｔ字形状を有することを特徴とする請求項１に記載の半導体モジュール。
【請求項４】
前記第１半導体チップと前記第２半導体チップの近傍に配置され、前記第１配線パターンと前記第５配線パターンとに接続されている第１デカップリングコンデンサ、及び、前記第３半導体チップと前記第４半導体チップの近傍に配置され、前記第３配線パターンと前記第５配線パターンとに接続されている第２デカップリングコンデンサをさらに備えることを特徴とする請求項１に記載の半導体モジュール。
【請求項５】
前記第５配線パターンは、平面的に見て中央部に配置され、
前記第５配線パターンは、前記半導体モジュールの前記他方側に位置し、前記第１の第２電源端子と前記第２の第２電源端子が接続されている第１部分と、前記第１配線パターンと前記第３配線パターンの間に位置する第２部分と、前記第２部分から前記半導体モジュールの前記一方側に向けて突出する第３部分とを有し、前記第３部分には、第１斜辺及び第２斜辺を有する先細り形状の凸部が形成されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項６】
前記第１半導体チップは、第１ゲート電極、第１ソース電極及び第１ドレイン電極を備え、前記第１ゲート電極は第１制御用接続部材及び第１制御用配線パターンを介して第１制御用端子に接続され、前記第１ソース電極は第１検出用接続部材及び第１検出用配線パターンを介して第１検出用端子に接続されるとともに第１接続部材を介して前記第２配線パターンに接続され、前記第１ドレイン電極は前記第１配線パターンに接続され、
前記第２半導体チップは、第２ゲート電極、第２ソース電極及び第２ドレイン電極を備え、前記第２ゲート電極は第２制御用接続部材及び第２制御用配線パターンを介して第２制御用端子に接続され、前記第２ソース電極は第２検出用接続部材及び第２検出用配線パターンを介して第２検出用端子に接続されるとともに第２接続部材を介して前記第５配線パターンに接続され、前記第２ドレイン電極は前記第２配線パターンに接続され、
前記第３半導体チップは、第３ゲート電極、第３ソース電極及び第３ドレイン電極を備え、前記第３ゲート電極は第３制御用接続部材及び第３制御用配線パターンを介して第３制御用端子に接続され、前記第３ソース電極は第３検出用接続部材及び第３検出用配線パターンを介して第３検出用端子に接続されるとともに第３接続部材を介して前記第４配線パターンに接続され、前記第３ドレイン電極は前記第３配線パターンに接続され、
前記第４半導体チップは、第４ゲート電極、第４ソース電極及び第４ドレイン電極を備え、前記第４ゲート電極は第４制御用接続部材及び第４制御用配線パターンを介して第４制御用端子に接続され、前記第４ソース電極は第４検出用接続部材及び第４検出用配線パターンを介して第４検出用端子に接続されるとともに第４接続部材を介して前記第５配線パターンに接続され、前記第４ドレイン電極は前記第４配線パターンに接続され、
前記第２配線パターンには前記第５配線パターンの前記第１斜辺に沿った斜辺が形成され、前記第４配線パターンには前記第５配線パターンの前記第２斜辺に沿った斜辺が形成され、
前記第２半導体チップは、当該第２半導体チップの複数の辺のうちの１つの辺を当該第２半導体チップの第１辺としたとき、当該第２半導体チップの第１辺が前記第５配線パターンの前記第１斜辺に沿って配置され、
前記第４半導体チップは、当該第４半導体チップの複数の辺のうちの１つの辺を当該第４半導体チップの第１辺としたとき、当該第４半導体チップの第１辺が前記第５配線パターンの前記第２斜辺に沿って配置されていることを特徴とする請求項１に記載の半導体モジュール。
【請求項７】
前記第１電源端子、前記第１の第２電源端子、前記第２の第２電源端子、前記第１中点端子及び前記第２中点端子は、インナーリード部の幅がアウターリード部の幅よりも広くなっていることを特徴とする請求項１に記載の半導体モジュール。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体モジュールに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、複数の半導体チップからブリッジ回路を構成することが広く行われている。ブリッジ回路において、回路内の寄生インダクタンスが要因で損失やリンギングが発生することがある。特に、半導体チップとしてワイドバンドギャップ半導体を使用する場合においては、その高スルーレートと高い動作周波数により、回路内の寄生インダクタンスが要因で損失やリンギングが発生し易い。寄生インダクタンスは、配線経路長（電流経路長ともいう。）に大きく依存するので、寄生インダクタンスを低減するためにモジュール化することも考えられる（例えば、特許文献１参照。）。
【０００３】
図１４は、特許文献１に記載されている半導体装置９００の内部構成を示す平面図である。特許文献１に開示されている半導体装置９００は、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときの電流経路は、図１４の実線Ａで示すように、第１電源端子９１１から第１半導体チップＱ１を通って第１中点端子９２１に至り、第１中点端子９２１から図示しない負荷を通った後に、第２中点端子９２２から第４半導体チップＱ４を通って第２電源端子９１２に至る経路である。
【０００４】
一方、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときの電流経路は、図１４の破線Ｂで示すように、第１電源端子９１１から第３半導体チップＱ３を通って第２中点端子９２２に至り、第２中点端子９２２から図示しない負荷を通った後に、第１中点端子９２１から第２半導体チップＱ２を通って第２電源端子９１２に至る経路である。
【０００５】
なお、第１半導体チップＱ１及び第４半導体チップＱ４をともにオンしたときは第３半導体チップＱ３及び第２半導体チップＱ２はともにオフになっており、第３半導体チップＱ３及び第２半導体チップＱ２をともにオンしたときは第１半導体チップＱ１及び第４半導体チップＱ４はともにオフになっているが、半導体チップがオフになっていることの記載は以下の説明においては省略する。
【先行技術文献】
【特許文献】
【０００６】
国際公開第２０２０／２４１２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような電流経路を有する半導体モジュールは、単純にモジュール化しただけであるため、寄生インダクタンスの低減効果は不十分であり、これが問題となっていた。
【０００８】
そこで、本発明は、上記の問題を解決するためになされたものであり、寄生インダクタンスの低減化を図ることができる半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体モジュールは、第１～第４半導体チップ、第１～第５配線パターン、第１電源端子、第１の第２電源端子、第２の第２電源端子、第１中点端子及び第２中点端子を備え、前記第１半導体チップ及び前記第３半導体チップをハイサイドとし、前記第２半導体チップ及び前記第４半導体チップをローサイドとするブリッジ回路が構成されている半導体モジュールであって、前記第１半導体チップと前記第３半導体チップ、前記第２半導体チップと前記第４半導体チップ、前記第１配線パターンと前記第３配線パターン、前記第２配線パターンと前記第４配線パターン、前記第１中点端子と前記第２中点端子、及び、前記第１の第２電源端子と前記第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、前記第５配線パターン及び前記第１電源端子は、それぞれ前記中心線を基準に対称に形成されており、前記第１中点端子及び前記第２中点端子は、前記半導体モジュールの一方側に隣接して配置されており、前記第１電源端子、前記第１の第２電源端子及び前記第２の第２電源端子は、前記半導体モジュールの他方側に配置されており、前記第１電源端子は、前記第５配線パターンの上部空間に非接触状態で配置され、かつ、前記第１配線パターンと前記第３配線パターンとを接続していることを特徴とする。
【発明の効果】
【００１０】
本発明の半導体モジュールにおいては、第１半導体チップと第３半導体チップ、第２半導体チップと第４半導体チップ、第１配線パターンと第３配線パターン、第２配線パターンと第４配線パターン、第１中点端子と第２中点端子、及び、第１の第２電源端子と第２の第２電源端子は、それぞれ中心線を基準に対称に配置され、第５配線パターン及び第１電源端子は、それぞれ中心線を基準に対称に形成されている。このため、本発明の半導体モジュールによれば、第１半導体チップ及び第４半導体チップをともにオンしたときと第３半導体チップ及び第２半導体チップをともにオンしたときとで流れる電流経路の長さ（配線経路長）を合わせることができる。その結果、第１半導体チップ及び第４半導体チップをともにオンしたときと第３半導体チップ及び第２半導体チップをともにオンしたときとで流れる電流経路（配線）の寄生インダクタンスを合わせることができ、結果として寄生インダクタンスの低減化を図ることができる。
（【００１１】以降は省略されています）

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