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公開番号2024160614
公報種別公開特許公報(A)
公開日2024-11-14
出願番号2023075815
出願日2023-05-01
発明の名称メモリコントローラ、メモリコントローラの制御方法及びプログラム
出願人キヤノン株式会社
代理人弁理士法人大塚国際特許事務所
主分類G06F 12/00 20060101AFI20241107BHJP(計算;計数)
要約【課題】メモリ利用効率の低下を抑制するメモリコントローラを提供する。
【解決手段】データ信号を共有する複数のメモリにアクセスするコマンドを発行するメモリコントローラは、リード及び/又はライトのアクセス要求を保持する保持回路101と、保持回路に保持されているアクセス要求から任意のアクセス要求を選択して、リードコマンド及び/又はライトコマンドを発行する制御回路102と、を備える。制御回路は、保持回路に保持されているアクセス要求のうち、直前にリードコマンド及び/又はライトコマンドが発行されたメモリ以外へのアクセス要求を、直前のリードコマンド及び/又はライトコマンドの発行から所定期間選択しないように制御する。
【選択図】図1
特許請求の範囲【請求項１】
データ信号を共有する複数のメモリにアクセスするコマンドを発行するメモリコントローラであって、
リード及び／又はライトのアクセス要求を保持する保持回路と、
前記保持回路に保持されているアクセス要求から任意のアクセス要求を選択して、リードコマンド及び／又はライトコマンドを発行する制御回路と、を備え、
前記制御回路は、前記保持回路に保持されているアクセス要求のうち、直前にリードコマンド及び／又はライトコマンドが発行されたメモリ以外へのアクセス要求を、直前のリードコマンド及び／又はライトコマンドの発行から所定期間選択しないように制御することを特徴とするメモリコントローラ。
続きを表示（約 1,100 文字）【請求項２】
前記所定期間は、直前にリードコマンドが発行された場合は、直前のリードコマンドが発行されたメモリとは異なるメモリへリードコマンドを発行できなくなる所定期間であることを特徴とする請求項１に記載のメモリコントローラ。
【請求項３】
前記所定期間は、直前にライトコマンドが発行された場合は、直前のライトコマンドが発行されたメモリとは異なるメモリへライトコマンドを発行できなくなる所定期間であることを特徴とする請求項１記載のメモリコントローラ。
【請求項４】
前記制御回路は、リードコマンドとライトコマンドとのどちらを優先して発行するかを示す優先アクセスタイプに基づいて、アクセス要求を選択することを特徴とする請求項１に記載のメモリコントローラ。
【請求項５】
前記保持回路が格納するメモリアクセス要求のそれぞれについて、対象メモリの対象バンクが対象ページをオープンしているか否かを判定し、対象ページがオープンされているメモリアクセス要求を出力する第１判定回路をさらに備えることを特徴とする請求項１に記載のメモリコントローラ。
【請求項６】
前記第１判定回路が出力するメモリアクセス要求のうち、リードコマンドとライトコマンドとのどちらを優先して発行する期間であるかを示す優先アクセスタイプに該当するメモリアクセス要求を出力する第２判定回路をさらに備えることを特徴とする請求項５に記載のメモリコントローラ。
【請求項７】
前記第２判定回路が出力したメモリアクセス要求のうち、メモリの切り替えによるコマンド発行待ちが発生しないメモリアクセス要求を出力する第３判定回路をさらに備えることを特徴とする請求項６に記載のメモリコントローラ。
【請求項８】
前記第３判定回路が出力したメモリアクセス要求から任意のメモリアクセス要求を選択し、選択したメモリアクセス要求のリードコマンドもしくはライトコマンドを生成して出力する要求選択回路をさらに備えることを特徴とする請求項７に記載のメモリコントローラ。
【請求項９】
前記制御回路は、前記所定期間の経過後は、直前にリードコマンド及び／又はライトコマンドが発行されたメモリ以外へのアクセス要求を選択可能であることを特徴とする請求項１に記載のメモリコントローラ。
【請求項１０】
リードコマンド発行後に異なるメモリへリードコマンドを発行できなくなる期間をセットして、デクリメントを開始するタイマをさらに備えることを特徴とする請求項１に記載のメモリコントローラ。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、メモリコントローラ、メモリコントローラの制御方法及びプログラムに関し、特に、ＤＲＡＭに接続されており、複数のメモリアクセス要求から任意のメモリアクセス要求を選択してコマンドを発行する技術に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
コンピュータシステムの主記憶装置として、一般的にＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が使用されている。コンピュータシステムの高機能化、高性能化に伴い、ＤＲＡＭに対する性能要求は高まっており、その性能を最大限に引き出すためにメモリコントローラの様々な手法が提案されている。
【０００３】
データを共有する複数メモリに対してメモリコントローラがリードライトコマンドを発行するメモリを切り替える場合、異なるメモリへのリードライトコマンド間隔は、共有されている信号が衝突しないように定義されるタイミング制約を満たす必要がある。これにより、データバスにギャップが発生してしまい、メモリ利用効率が低下する要因となる。
【０００４】
特許文献１では、メモリコントローラが複数のメモリアクセス要求をメモリの切り替え回数が少なくなるように調停することにより、メモリ利用効率の低下を抑制することを開示している。
【先行技術文献】
【特許文献】
【０００５】
特許３２３５５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、直前にリードライトコマンドを発行したメモリへのメモリアクセス要求がなくなった場合の挙動については言及されていない。直前と異なるメモリへのメモリアクセス要求を選択する場合、直前に発行したリードライトコマンドから異なるメモリへリードライトコマンドを発行できなくなる期間が経過するまで、選択したメモリアクセス要求のリードライトコマンドの発行を待つ必要がある。この間に、メモリコントローラが直前にリードライトコマンドを発行したメモリへのメモリアクセス要求を受信しても、既に選択したメモリアクセス要求のリードライトコマンドによってメモリの切り替えが発生して、メモリ利用効率が低下してしまう。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、メモリ利用効率の低下を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成する本発明の一態様によるメモリコントローラは、
データ信号を共有する複数のメモリにアクセスするコマンドを発行するメモリコントローラであって、
リード及び／又はライトのアクセス要求を保持する保持回路と、
前記保持回路に保持されているアクセス要求から任意のアクセス要求を選択して、リードコマンド及び／又はライトコマンドを発行する制御回路と、を備え、
前記制御回路は、前記保持回路に保持されているアクセス要求のうち、直前にリードコマンド及び／又はライトコマンドが発行されたメモリ以外へのアクセス要求を、直前のリードコマンド及び／又はライトコマンドの発行から所定期間選択しないように制御することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリ利用効率の低下を抑制することが可能になる。
【図面の簡単な説明】
【００１０】
本発明の実施形態におけるメモリコントローラの構成図。
本発明の実施形態におけるアクセス保持回路エントリの構成図。
本発明の実施形態におけるリードライト制御回路の構成図。
本発明の実施形態におけるメモリアクセス要求を選択する動作例１を示す図。
本発明の実施形態におけるメモリアクセス要求を選択する動作例２を示す図。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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