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公開番号2024144132
公報種別公開特許公報(A)
公開日2024-10-11
出願番号2024018156
出願日2024-02-08
発明の名称半導体基板及びその製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類C30B 29/36 20060101AFI20241003BHJP(結晶成長)
要約【課題】低コストかつ高品質の半導体基板の製造方法を提供する。
【解決手段】半導体基板の製造方法は、SiC単結晶基板11のSi面にグラフェン層12を形成し、グラフェン層12上にSiCエピタキシャル成長層13を形成し、SiCエピタキシャル成長層13上にストレス層14を形成し、ストレス層14上に黒鉛基板19を貼り付け、SiCエピタキシャル成長層13とグラフェン層12とを剥離し、グラフェン層12を剥離したSiCエピタキシャル成長層13のC面にSiC多結晶成長層16を形成し、黒鉛基板19を除去し、ストレス層14は、グラフェン層12とSiCエピタキシャル成長層13との間に剥離が容易になるような応力を発生させる。
【選択図】図11
特許請求の範囲【請求項１】
ＳｉＣ単結晶基板のＳｉ面にグラフェン層を形成する工程と、
前記グラフェン層上にＳｉＣエピタキシャル成長層を形成する工程と、
前記ＳｉＣエピタキシャル成長層上にストレス層を形成する工程と、
前記ストレス層上に仮基板を貼り付ける工程と、
前記グラフェン層と前記ＳｉＣエピタキシャル成長層とを剥離する工程と、
前記グラフェン層を剥離した前記ＳｉＣエピタキシャル成長層のＣ面にＳｉＣ多結晶成長層を形成する工程と、
前記仮基板を除去する工程と
を含み、
前記ストレス層は、前記グラフェン層と前記ＳｉＣエピタキシャル成長層との間に剥離が容易になるような応力を発生させる半導体基板の製造方法。
続きを表示（約 750 文字）【請求項２】
前記ストレス層は、前記グラフェン層と前記ＳｉＣエピタキシャル成長層との間に、前記グラフェン層と前記ＳｉＣエピタキシャル成長層との間の密着エネルギーに近似した応力を発生させる請求項１に記載の半導体基板の製造方法。
【請求項３】
前記ストレス層は、前記ＳｉＣ単結晶基板、前記グラフェン層、前記ＳｉＣエピタキシャル成長層、前記ストレス層及び前記仮基板の積層構造によって前記グラフェン層と前記ＳｉＣエピタキシャル成長層とを剥離する応力を発生させる請求項２に記載の半導体基板の製造方法。
【請求項４】
前記ストレス層は、炭素膜又は窒化ケイ素膜を含む請求項１から３のいずれか一項に記載の半導体基板の製造方法。
【請求項５】
前記炭素膜は、多結晶ダイヤモンド膜又はダイヤモンドライクカーボン膜を含む請求項４に記載の半導体基板の製造方法。
【請求項６】
前記ストレス層を燃焼又は研削により除去する工程をさらに含む請求項１から３のいずれか一項に記載の半導体基板の製造方法。
【請求項７】
前記仮基板は、黒鉛で構成された請求項１に記載の半導体基板の製造方法。
【請求項８】
前記仮基板は、前記ＳｉＣ単結晶基板よりも大きな外形サイズを有する請求項７に記載の半導体基板の製造方法。
【請求項９】
前記仮基板は、表面に形成されたガラス状カーボン被膜を含む請求項７に記載の半導体基板の製造方法。
【請求項１０】
前記仮基板を除去する工程は、前記仮基板を燃焼させて除去する請求項７から９のいずれか一項に記載の半導体基板の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体基板及びその製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
従来、電力制御の用途にショットキーバリアダイオード（Schottky barrier diode：SBD）、金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field effect transistor：MOSFET）、ＩＧＢＴ（insulated gate bipolar transistor）のようなＳｉＣ製のデバイスが提供されている。このようなＳｉＣ製のデバイスが形成されるＳｉＣ半導体基板は、製造コストを低減したり所望の物性を提供したりするために、多結晶のＳｉＣ半導体基板に単結晶のＳｉＣ半導体基板を貼り合わせて作製されることがあった。特許文献１には、多結晶のＳｉＣ半導体基板に貼り付けた単結晶のＳｉＣ半導体基板の上にエピタキシャル層を成長させるため、単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に無欠陥で貼り付ける技術が記載されている。
【０００３】
炭化ケイ素（ＳｉＣ）は今最も注目を集めている半導体材料の一つであり、電力制御の用途にショットキーバリアダイオード（Scotty barrier diode：SBD）、金属酸化膜半導体電界効果トランジスタ（metal-oxide-semiconductor field effect transistor：MOSFET）、ＩＧＢＴ（insulated gate bipolar transistor）等のＳｉＣ系のパワーデバイスが提供されている。ＳｉＣウェハに作製したパワーデバイスは、現状のシリコンを基板としたものよりも内部損失を桁違いに低減できるため、限られたエネルギーを有効に活用することのできる省エネルギーパワーデバイスとして様々な応用が期待されている。
【０００４】
このようなデバイスが形成される単結晶ＳｉＣ半導体ウェハは、製造コストを低減したり所望の物性を提供したりするために、多結晶ＳｉＣ半導体基板に単結晶ＳｉＣ半導体層を貼り合わせて作製されることもあった。また、パワーデバイスには大きな電流を流すため、基板の電気抵抗等により大きなジュール熱が発生するため、その対策として裏面研磨によりウェハの厚みを１００μｍ以下まで３分の１に薄化して電気抵抗と熱抵抗を低減する必要があった。
【先行技術文献】
【特許文献】
【０００５】
米国特許第８９１６４５１号明細書
国際公開第２０２２／１５８０７８公報
国際公開第２０２２／１５８０８５公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、単結晶のＳｉＣ半導体基板を多結晶のＳｉＣ半導体基板に常温接合や拡散接合で貼り付けるために必要な表面粗さを確保する研磨加工が高コストになり、接合界面に発生する欠陥により歩留まりが低下することがあった。また、ＳｉＣはダイヤモンドに次ぐ硬度を有するため、従来の研削や研磨といった機械的加工方法では高能率な加工が困難であり、裏面薄化加工には高い加工コストが必要となり、実用化の一つの障壁になっていた。
【０００７】
本開示は、上述の実情に鑑みて提案されるものであって、低コストかつ高品質の半導体基板及びその製造方法を提供することを目的とする。また、低コストかつ高品質のＳｉＣ系の半導体基板及び半導体装置並びにそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の一態様によれば、半導体基板の製造方法は、ＳｉＣ単結晶基板のＳｉ面にグラフェン層を形成する工程と、グラフェン層上にＳｉＣエピタキシャル成長層を形成する工程と、ＳｉＣエピタキシャル成長層上にストレス層を形成する工程と、ストレス層上に仮基板を貼り付ける工程と、グラフェン層とＳｉＣエピタキシャル成長層とを剥離する工程と、グラフェン層を剥離したＳｉＣエピタキシャル成長層のＣ面にＳｉＣ多結晶成長層を形成する工程と、仮基板を除去する工程とを含み、ストレス層は、グラフェン層とＳｉＣエピタキシャル成長層との間に剥離が容易になるような応力を発生させる。
【０００９】
本開示の他の態様によれば、半導体基板は、ＳｉＣ単結晶基板と、ＳｉＣ単結晶基板のＳｉ面上に配置されたグラフェン層と、グラフェン層を介してＳｉＣ単結晶基板の上方に配置されたＳｉＣエピタキシャル成長層と、ＳｉＣエピタキシャル成長層のＳｉ面上に配置されたストレス層とを含み、ストレス層は、グラフェン層とＳｉＣエピタキシャル成長層との間に剥離が容易になるような応力を発生させる。
【００１０】
本開示の他の態様の半導体基板の製造方法は、ＳｉＣ単結晶基板のＳｉ面にＳｉＣエピタキシャル成長層を形成する工程と、ＳｉＣエピタキシャル成長層のＳｉ面を仮基板に貼り付ける工程と、ＳｉＣエピタキシャル成長層をＳｉＣ単結晶基板から取り外す工程と、仮基板に貼り付けたＳｉＣエピタキシャル成長層のＣ面に第１ＳｉＣ多結晶成長層を形成する工程と、第１ＳｉＣ多結晶成長層上にグラフェン層を形成する工程と、グラフェン層上に第２ＳｉＣ多結晶成長層を形成する工程と、仮基板を除去する工程とを含む。
（【００１１】以降は省略されています）

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