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公開番号2024134489
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023115750
出願日2023-07-14
発明の名称半導体素子
出願人聯華電子股ふん有限公司
代理人個人,個人,個人,個人
主分類H01L 21/336 20060101AFI20240926BHJP(基本的電気素子)
要約【課題】メモリを保護し、プラズマがメモリのゲート誘電体層またはトンネル層を損傷するのを防ぎ、メモリの保持性能を向上させることのできる半導体素子を提供する。
【解決手段】半導体素子SD1は、基板10、ドープリング38、複数のコンタクト42及び複数の導電線44を含む。基板は、第1領域AR及び第1領域を取り囲む第2領域PRを含む。ドープリングは、第2領域の基板内に位置し、第1領域を取り囲み、第1ドープ領域及び複数の第2ドープ領域を含む。第1ドープ領域は、第2領域の基板内に位置し、第1領域を取り囲む。第1ドープ領域は、開口部を有する。複数の第2ドープ領域は、互いに離れており、開口部の基板内に位置する。コンタクトは、複数の第2ドープ領域に電気接続される。導電線は、コンタクト及び第1領域内の複数の導電層に接続される。
【選択図】図1B
特許請求の範囲【請求項１】
第１領域および前記第１領域を取り囲む第２領域を含む基板と、
前記第２領域の前記基板内に位置し、前記第１領域を取り囲むドープリングであって、
前記第２領域の前記基板内に位置し、前記第１領域を取り囲み、開口部を有する第１ドープ領域と、
互いに離れており、前記開口部の前記基板内に位置する複数の第２ドープ領域と、
を含む前記ドープリングと、
前記複数の第２ドープ領域および前記第１ドープ領域の端部に電気接続された複数のコンタクトと、
前記複数のコンタクトに接続され、前記第１領域内の複数の導電層に接続された複数の導電線と、
を含む半導体素子。
続きを表示（約 730 文字）【請求項２】
前記複数の導電線が、複数の制御ゲートおよび前記複数の制御ゲートの複数のデコーダに接続された請求項１に記載の半導体素子。
【請求項３】
前記第２領域の前記基板上に位置し、前記ドープリングに隣接するガードリングをさらに含む請求項１に記載の半導体素子。
【請求項４】
前記ガードリングが、前記ドープリングと部分的に重なった請求項３に記載の半導体素子。
【請求項５】
前記ガードリングが、前記ドープリングと重ならない請求項３に記載の半導体素子。
【請求項６】
前記ドープリングが、前記ガードリングよりも前記第１領域に近い請求項３に記載の半導体素子。
【請求項７】
前記ドープリングが、前記ガードリングよりも前記第１領域から遠く離れている請求項３に記載の半導体素子。
【請求項８】
前記第１ドープ領域および前記複数の第２ドープ領域のそれぞれが、
ウェル領域内に位置し、前記ウェル領域が、少なくとも前記第２領域の前記基板内に位置する低濃度ドープ領域と、
前記低濃度ドープ領域内に位置する高濃度ドープ領域と、
を含み、前記ウェル領域内のドーパントの導電型が、前記低濃度ドープ領域および前記高濃度ドープ領域内のドーパントの導電型とは異なる請求項３に記載の半導体素子。
【請求項９】
前記ガードリングが、前記ウェル領域内に位置する請求項８に記載の半導体素子。
【請求項１０】
前記高濃度ドープ領域上に位置する金属シリサイド層をさらに含む請求項８に記載の半導体素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、集積回路に関するものであり、特に、半導体素子に関するものである。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
プラズマは、半導体製造プロセスにおいて堆積およびエッチングプロセスでよく使用される。しかしながら、そのプロセス中に、プラズマ放電により半導体素子を損傷する可能性がある。例えば、半導体バックエンドプロセスにおいてプラズマを使用すると、放電によって基板上のメモリデバイスのゲート誘電体層を損傷する可能性があるため、メモリデバイスの保持性能が低下する。
【先行技術文献】
【特許文献】
【０００３】
ＵＳ１０，１６３，６４１Ｂ２
【０００４】
ＵＳ７，１５１，３０２Ｂ１
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、メモリを保護し、プラズマがメモリのゲート誘電体層またはトンネル層を損傷するのを防ぎ、メモリの保持性能を向上させることのできる半導体素子を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施形態に係る半導体素子は、基板、ドープリング（doped ring）、複数のコンタクト、および複数の導電線を含む。基板は、第１領域、および第１領域を取り囲む第２領域を含む。ドープリングは、第２領域の基板内に位置し、第１領域を取り囲む。ドープリングは、第１ドープ領域および複数の第２ドープ領域を含む。第１ドープ領域は、第２領域の基板内に位置し、第１領域を取り囲む。第１ドープ領域は、開口部を有する。第２ドープ領域は、互いに離れており、開口部の基板内に位置する。コンタクトは、第２ドープ領域に電気接続される。導電線は、コンタクトおよび第１領域内の複数の導電層に接続される。
【０００７】
本発明の別の実施形態に係る半導体素子は、基板、複数のメモリデバイス、複数のダイオード、複数のコンタクト、および複数の導電線を含む。基板は、第１領域、および第１領域を取り囲む第２領域を含む。メモリデバイスは、第１領域内に位置する。ダイオードは、第２領域の基板内に位置する。コンタクトは、ダイオードに電気接続される。導電線は、コンタクトに接続され、メモリデバイスに接続される。
【発明の効果】
【０００８】
以上のように、本発明の実施形態において、ダイオード（例えば、ドープリング）を配置することによって、半導体構造は、メモリデバイスを保護し、後続の金属化プロセスにおいて使用されるプラズマがメモリデバイスのゲート誘電体層を損傷するのを防ぎ、メモリデバイスの保持性能を向上させることができる。
【図面の簡単な説明】
【０００９】
本発明の１つの実施形態に係る半導体素子の上面図である。
図１Ａの線Ｉ－Ｉ’に沿った断面図である。
図１Ａの線Ｉ－Ｉ’に沿った別の断面図である。
本発明の実施形態に係る半導体素子の上面図である。
図２Ａの線ＩＩ－ＩＩ’に沿った断面図である。
図２Ａの線ＩＩ－ＩＩ’に沿った別の断面図である。
本発明の実施形態に係る半導体素子の上面図である。
図３Ａの線ＩＩＩ－ＩＩＩ’に沿った断面図である。
本発明の実施形態に係る半導体素子の上面図である。
図４Ａの線ＩＶ－ＩＶ’に沿った断面図である。
本発明の実施形態に係る半導体素子の上面図である。
図５Ａの線Ｖ－Ｖ’に沿った断面図である。
【発明を実施するための形態】
【００１０】
図１Ａは、本発明の実施形態に係る半導体素子の上面図である。図１Ｂは、図１Ａの線Ｉ－Ｉ’に沿った断面図である。図１Ｃは、図１Ａの線Ｉ－Ｉ’に沿った別の断面図である。
（【００１１】以降は省略されています）

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