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公開番号2024106258
公報種別公開特許公報(A)
公開日2024-08-07
出願番号2023010509
出願日2023-01-26
発明の名称電流検出回路及び情報処理装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類G11C 15/04 20060101AFI20240731BHJP(情報記憶)
要約【課題】半導体デバイスの配線に流れる電流とタイミングを精度よく検出できる。
【解決手段】電流検出回路は、それぞれが複数のビットを有する複数の第1データを保持する複数のメモリセルと、前記複数の第1データのそれぞれと、前記第1データと同じビット数を有する第2データとのビット演算結果を転送する複数の第1配線と、前記複数の第1配線のうち最小電流が流れる第1配線を検出する検出部と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、
前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、
前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、
電流検出回路。
続きを表示（約 1,000 文字）【請求項２】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数に応じた電流を流す、
請求項１に記載の電流検出回路。
【請求項３】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとの一致するビット数が多いほど、より小さい電流を流す、
請求項２に記載の電流検出回路。
【請求項４】
前記複数の第１配線は、前記複数の第１データのそれぞれと前記第２データとで、ビットごとに否定排他的論理和の演算を行った結果を転送する、
請求項１に記載の電流検出回路。
【請求項５】
前記複数の第１配線の電圧をセンスする複数のセンスアンプと、
前記検出部にて最小電流が流れる前記第１配線が検出されたタイミングで、前記複数のセンスアンプの出力信号を保持する複数の保持器と、を備える、
請求項１乃至４のいずれか一項に記載の電流検出回路。
【請求項６】
前記複数のセンスアンプのそれぞれは、対応する前記第１配線の電圧が閾値を超えたか否かで出力信号の論理を切り替える、
請求項５に記載の電流検出回路。
【請求項７】
前記閾値を時間に応じて制御する閾値制御回路を備える、
請求項６に記載の電流検出回路。
【請求項８】
前記複数の第１配線の電圧レベルは、前記複数の第１データのそれぞれと前記第２データとのビット演算結果に基づいて時間とともに変化し、
前記閾値制御回路は、初期状態では前記閾値を所定の電圧レベルに設定し、前記複数の第１配線の電圧が前記閾値と交差するタイミング以降に、前記閾値を時間に応じて変化させる、
請求項７に記載の電流検出回路。
【請求項９】
前記閾値制御回路は、前記複数の第１配線の電圧が前記閾値と交差する第１タイミングより遅い第２タイミング以降では、前記閾値を時間に応じて変化させる、
請求項８に記載の電流検出回路。
【請求項１０】
前記閾値制御回路は、前記第２タイミング以降に、前記複数の第１配線の単位時間当たりの電圧変化量よりも大きい電圧変化量で前記閾値を変化させる、
請求項９に記載の電流検出回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の一実施形態は、電流検出回路及び情報処理装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
半導体デバイスの微細化及び集積度が進むに従って、従来はソフトウェアで行われていた膨大な量の演算処理を半導体デバイスで高速に行うことが可能になった。特に、半導体メモリを利用して、大量の積和演算などを高速に行うＣＩＭ（Computing In Memory）が注目されている。
【０００３】
ＣＩＭでは、例えば、演算結果に応じて、ビット線等の配線に流れる電流を変化させる。この場合、電流の大きさと電流が変化するタイミングを精度よく検出する必要があるが、半導体デバイスの製造ばらつきなどにより、電流の大きさが変動したり、電流が変化するタイミングがずれたりして、正しい演算結果が得られないおそれがある。
【先行技術文献】
【特許文献】
【０００４】
米国特許公開公報２０１２／０１２６７８３
米国特許公開公報２０１８／０３４２２２９１
特表２０２２－５１６０９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一実施形態では、半導体デバイスの配線に流れる電流とタイミングを精度よく検出できる電流検出回路及び情報処理装置を提供するものである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、本発明の一実施形態によれば、それぞれが複数のビットを有する複数の第１データを保持する複数のメモリセルと、前記複数の第１データのそれぞれと、前記第１データと同じビット数を有する第２データとのビット演算結果を転送する複数の第１配線と、前記複数の第１配線のうち最小電流が流れる第１配線を検出する検出部と、を備える、電流検出回路が提供される。
【図面の簡単な説明】
【０００７】
一実施形態に係る電流検出回路の基本概念を説明する図。
第１データを構成する各ビットを記憶するメモリセルと、ワード線と、ビット線との配置を示す図。
第１データの各ビットと第２データの対応ビットとの間で否定排他的論理和の演算を行う場合の真理値表を示す図。
距離の分布の一例を示す図。
各ビット線を流れる電流の検出方法を示す模式的なブロック図。
ＡＤＣの代わりにセンスアンプを設ける例を示すブロック図。
ビット線の電圧が時間とともに変化する様子を示す図。
（ａ）（ｂ）はセンスアンプの閾値の電圧レベルを複数通りに変化させる例を示す図。
タイミング生成回路の一例を示す回路図。
閾値制御が可能なセンスアンプの第１例を示す図。
図９のセンスアンプの閾値の大小関係を模式的に示す図。
閾値制御が可能なセンスアンプの第２例を示す図。
図１１のセンスアンプの閾値の大小関係を模式的に示す図。
閾値制御が可能なセンスアンプの第３例を示す図。
第１電圧と第２電圧の電圧波形図。
図１３のセンスアンプ５の閾値の大小関係を模式的に示す図。
（ａ）（ｂ）はセンスアンプの閾値を時間に応じて線形に変化させる例を示す図。
閾値を変化させるタイミングを説明する図。
第１の実施形態に係る電流検出回路の概略構成を示すブロック図。
１つのセンスアンプと対応するラッチ回路の接続を示す図。
２本のビット線の電圧が時間に応じて変化する様子を示す図。
図２０の不具合を解消する第１例を示す図。
図２０の不具合を解消する第２例を示す図。
図２１の第１例に対応する電流検出回路のブロック図。
図２２の第２例に対応する電流検出回路のブロック図。
第１又は第２の実施形態に係る電流検出回路と、距離計測部とを備える情報処理装置のブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、電流検出回路及び情報処理装置の実施形態について説明する。以下では、電流検出回路及び情報処理装置の主要な構成部分を中心に説明するが、電流検出回路及び情報処理装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
【０００９】
（電流検出回路の基本概念）
図１は一実施形態に係る電流検出回路の基本概念を説明する図である。図１は、複数の第１データと第２データとの乗算を行う例を示す。第１データと第２データは、互いに同じビット数を有するビット列データである。図１では、第１方向Ｘに複数の第１データが配置されており、複数の第１データの各ビットは第２方向Ｙに配置されている。第２データは１個だけであり、第２データの各ビットは第２方向Ｙに配置されている。第２データはクエリと呼ばれることもある。後述するように、複数の第１データを構成する各ビットは、例えばメモリセルに記憶される。本明細書では、第１データ及び第２データの各ビットが２値である例を説明するが、多値でもよい。第２データを構成する各ビットは、例えばそれぞれ異なるワード線ＷＬの信号論理に対応する。
【００１０】
図１は、複数の第１データのそれぞれと第２データとで、ビット演算を行う例を示す。ビット演算とは、例えば否定排他的論理和（ＸＮＯＲ）の演算である。複数の第１データのそれぞれと第２データとのビット演算結果は、それぞれ異なる第１配線（例えばビット線）に出力される。複数の第１データの数と複数の第１配線の数は同じである。
（【００１１】以降は省略されています）

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