特許ウォッチ

公開番号2025098683
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023214996
出願日2023-12-20
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H01L 21/02 20060101AFI20250625BHJP(基本的電気素子)
要約【課題】基板同士を好適に貼り合わせることが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、下部絶縁膜と、前記下部絶縁膜内に設けられた複数の下部パッドとを備える。前記装置はさらに、前記下部絶縁膜上に設けられた上部絶縁膜と、前記下部絶縁膜内で前記複数の下部パッド上に設けられた複数の上部パッドとを備える。さらに、前記複数の上部パッドに含まれる第2パッドは、前記複数の下部パッドに含まれる第1パッド上に配置されており、前記第2パッドの構造は、前記第1パッドの構造と異なる。
【選択図】図7
特許請求の範囲【請求項１】
下部絶縁膜と、
前記下部絶縁膜内に設けられた複数の下部パッドと、
前記下部絶縁膜上に設けられた上部絶縁膜と、
前記上部絶縁膜内で前記複数の下部パッド上に設けられた複数の上部パッドとを備え、
前記複数の上部パッドに含まれる第２パッドは、前記複数の下部パッドに含まれる第１パッド上に配置されており、
前記第２パッドの構造は、前記第１パッドの構造と異なる、
半導体装置。
続きを表示（約 960 文字）【請求項２】
平面視における前記第２パッドの形状は、平面視における前記第１パッドの形状と非合同である、請求項１に記載の半導体装置。
【請求項３】
平面視における前記第２パッドの面積は、平面視における前記第１パッドの面積と異なる、請求項１に記載の半導体装置。
【請求項４】
平面視における前記第２パッドの形状は、平面視における前記第１パッドの形状と合同であり、平面視における前記第２パッドの向きは、平面視における前記第１パッドの向きと異なる、請求項１に記載の半導体装置。
【請求項５】
前記第２パッドの厚さは、前記第１パッドの厚さと異なる、請求項１に記載の半導体装置。
【請求項６】
前記第１パッドと前記第２パッドとの接合面積は、平面視における前記第１パッドの面積の４０％以上であり、かつ／または、平面視における前記第２パッドの面積の４０％以上である、請求項１に記載の半導体装置。
【請求項７】
前記上部パッド間のピッチは、前記下部パッド間のピッチと異なる、請求項１に記載の半導体装置。
【請求項８】
前記上部絶縁膜内に設けられたメモリセルアレイと、
前記下部絶縁膜内に設けられ、前記メモリセルアレイを制御する制御回路と、
をさらに備える、請求項１に記載の半導体装置。
【請求項９】
下部絶縁膜と、前記下部絶縁膜内に設けられた複数の下部パッドと、を含む下部ウェハと、
前記下部絶縁膜上に設けられた上部絶縁膜と、前記上部絶縁膜内で前記複数の下部パッド上に設けられた複数の上部パッドと、を含む上部ウェハと、
を備え、
前記複数の上部パッドに含まれる第２パッドは、前記複数の下部パッドに含まれる第１パッド上に配置されており、
前記第２パッドの構造は、前記第１パッドの構造と異なる、
半導体装置。
【請求項１０】
前記下部ウェハはさらに、前記下部絶縁膜下に設けられた下部基板を含み、
前記上部ウェハはさらに、前記上部絶縁膜上に設けられた上部基板を含む、
請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
基板同士を貼り合わせて半導体装置を製造する場合、少なくともいずれかの基板の反りや倍率が原因で、基板同士を好適に貼り合わせることができない可能性がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－１４０００５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板同士を好適に貼り合わせることが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、下部絶縁膜と、前記下部絶縁膜内に設けられた複数の下部パッドとを備える。前記装置はさらに、前記下部絶縁膜上に設けられた上部絶縁膜と、前記上部絶縁膜内で前記複数の下部パッド上に設けられた複数の上部パッドとを備える。さらに、前記複数の上部パッドに含まれる第２パッドは、前記複数の下部パッドに含まれる第１パッド上に配置されており、前記第２パッドの構造は、前記第１パッドの構造と異なる。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の柱状部ＣＬの構造を示す断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。
第１実施形態のアレイウェハＷ１および回路ウェハＷ２の形状を模式的に示す斜視図である。
第１実施形態の比較例のアレイウェハＷ１と回路ウェハＷ２とが貼り合わされた状態を示す断面図である。
第１実施形態のアレイウェハＷ１と回路ウェハＷ２とが貼り合わされた状態を示す断面図である。
第１実施形態の比較例の半導体装置の製造方法を示す模式図である。
第１実施形態の半導体装置の製造方法を示す模式図である。
第１実施形態のアレイウェハＷ１および回路ウェハＷ２の反りについて説明するための断面図である。
第１実施形態の金属パッド３８の補正方法について説明するためのテーブルである。
第１実施形態の金属パッド３８の補正方法について説明するための模式的な平面図である。
第１実施形態のアレイウェハＷ１の製造方法を示す断面図である。
第１実施形態の回路ウェハＷ２の製造方法を示す断面図である。
第１実施形態の金属パッド３８の補正方法について説明するための平面図である。
第１実施形態の金属パッド３８の補正方法について説明するための別の平面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１６において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、例えば３次元メモリである。図１の半導体装置は、後述するように、アレイ領域（アレイチップ）１を含むアレイウェハと、回路領域（回路チップ）２を含む回路ウェハとを貼り合わせることで製造される。
【０００９】
アレイ領域１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上に設けられた絶縁膜１２と、メモリセルアレイ１１下に設けられた層間絶縁膜１３とを備えている。メモリセルアレイ１１は、絶縁膜１２下で層間絶縁膜１３内に設けられている。絶縁膜１２は例えば、シリコン酸化膜（ＳｉＯ
２
膜）またはシリコン窒化膜（ＳｉＮ膜）である。層間絶縁膜１３は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。層間絶縁膜１３は、上部絶縁膜の例である。
【００１０】
回路領域２は、アレイ領域１下に設けられている。符号Ｓは、アレイ領域１と回路領域２との境界面（貼合面）を示している。回路領域２は、層間絶縁膜１３下に配置された層間絶縁膜１４と、層間絶縁膜１４下に配置された基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン（Ｓｉ）基板などの半導体基板である。層間絶縁膜１４は、下部絶縁膜の例である。基板１５は、下部基板の例である。
（【００１１】以降は省略されています）

関連特許