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公開番号2025097111
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023213208
出願日2023-12-18
発明の名称メモリシステム及び半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G06F 12/00 20060101AFI20250623BHJP(計算;計数)
要約【課題】好適に動作可能なメモリシステムを提供する。
【解決手段】メモリシステムは、複数のメモリチップを備える。複数のメモリチップは、メモリセルアレイと、書き込みデータが入力され読み出しデータを出力する第1のパッド電極と、タイミング信号が入力され出力する第2のパッド電極と、第2のパッド電極から入力されるタイミング信号の位相を調整する位相調整回路と、位相調整回路に接続された制御回路と、を備える。第1のコマンドセットの入力と第2のコマンドセットの入力とに応じて、第1のメモリチップの制御回路は読み出しデータの出力を実行し、第2のメモリチップの制御回路はこの読み出しデータの出力と並行して第1のメモリチップから出力された読み出しデータを第2のメモリチップに入力し、第1のメモリチップの位相調整回路及び第2のメモリチップの位相調整回路の一方又は双方は読み出しデータの信号又はタイミング信号の位相を調整する。
【選択図】図18
特許請求の範囲【請求項１】
複数のメモリチップを備え、
前記複数のメモリチップは、それぞれ、
メモリセルアレイと、
前記メモリセルアレイに書き込まれる書き込みデータが入力され、前記メモリセルアレイから読みだされた読み出しデータを出力する第１のパッド電極と、
前記書き込みデータの入力に際して第１タイミング信号が入力され、前記読み出しデータの出力に際して前記第１タイミング信号を出力する第２のパッド電極と、
前記第２のパッド電極から入力される前記第１タイミング信号の位相を調整する位相調整回路と、
前記位相調整回路に接続された制御回路と
を備え、
前記複数のメモリチップのうちの第１のメモリチップに対して前記読み出しデータの出力を指示する第１のコマンドセットの入力と、
前記複数のメモリチップのうちの第２のメモリチップに対して前記書き込みデータの入力を指示する第２のコマンドセットの入力と
に応じて、
前記第１のメモリチップの前記制御回路は、前記第１のメモリチップからの前記読み出しデータの出力を実行し、
前記第２のメモリチップの前記制御回路は、前記第１のメモリチップの前記読み出しデータの出力と並行して、前記第１のメモリチップから出力された前記読み出しデータを前記書き込みデータとして前記第２のメモリチップに入力する前記書き込みデータの入力を実行し、
前記第１のメモリチップの前記位相調整回路、及び、前記第２のメモリチップの前記位相調整回路の一方又は双方は、前記読み出しデータの信号又は前記第１タイミング信号の位相を調整する
メモリシステム。
続きを表示（約 2,000 文字）【請求項２】
前記複数のメモリチップに接続されたコントローラを更に備え、
前記第１のコマンドセットに応じた前記第１のメモリチップからの前記読み出しデータの出力に際して、前記コントローラには、前記第１のメモリチップから読みだされた前記読み出しデータが入力されない
請求項１記載のメモリシステム。
【請求項３】
前記複数のメモリチップに接続されたコントローラを更に備え、
前記第２のコマンドセットに応じた前記第２のメモリチップへの前記書き込みデータの入力に際して、前記コントローラは、前記第２のメモリチップに入力される前記書き込みデータを出力しない
請求項１記載のメモリシステム。
【請求項４】
前記複数のメモリチップに接続されたコントローラを更に備え、
前記コントローラは、前記第１のコマンドセットの入力と、前記第２のコマンドセットの入力と、の実行後に、第２タイミング信号を出力する
請求項１記載のメモリシステム。
【請求項５】
第２タイミング信号を出力するタイミング信号発生回路を更に備え、
前記第１のコマンドセットの入力と、前記第２のコマンドセットの入力と、に応じて、前記第１のメモリチップの前記タイミング信号発生回路は、前記第２のメモリチップに前記第２タイミング信号を入力する
請求項１記載の半導体記憶装置。
【請求項６】
複数のメモリセルアレイと、
前記複数のメモリセルアレイのいずれかに書き込まれる書き込みデータが入力され、前記複数のメモリセルアレイのいずれかから読みだされた読み出しデータを出力するパッド電極と、
前記複数のメモリセルアレイと、前記パッド電極と、の間の、前記書き込みデータ及び前記読み出しデータを転送するデータ転送経路に設けられたデータ転送回路と、
前記複数のメモリセルアレイに対応して設けられ、前記データ転送回路に電気的に接続され、前記書き込みデータを、対応する前記メモリセルアレイに入力する複数のデータ入力回路と、
前記複数のメモリセルアレイに対応して設けられ、前記データ転送回路に電気的に接続され、前記読み出しデータを、対応する前記メモリセルアレイから出力する複数のデータ出力回路と、
前記データ転送回路、前記複数のデータ入力回路及び前記複数のデータ出力回路に電気的に接続された制御回路と、
前記複数のデータ入力回路に対応して設けられ、前記複数のデータ入力回路、前記データ転送回路及び前記制御回路に電気的に接続された複数の第１の信号線と、
前記複数のデータ出力回路に対応して設けられ、前記複数のデータ出力回路、前記データ転送回路及び前記制御回路に電気的に接続された複数の第２の信号線と
を備える半導体記憶装置。
【請求項７】
前記複数のメモリセルアレイのうちの第１のメモリセルアレイに対して前記読み出しデータの出力を指示する第１のコマンドセットの入力と、
前記複数のメモリセルアレイのうちの第２のメモリセルアレイに対して前記書き込みデータの入力を指示する第２のコマンドセットの入力と
に応じて、
前記制御回路は、
前記第１のメモリセルアレイからの前記読み出しデータの出力を実行し、
前記第１のメモリセルアレイからの前記読み出しデータの出力と並行して、前記第１のメモリセルアレイから出力された前記読み出しデータを前記書き込みデータとして前記第２のメモリセルアレイに入力する前記書き込みデータの入力を実行する
請求項６記載の半導体記憶装置。
【請求項８】
前記第１のコマンドセットの入力と、前記第２のコマンドセットの入力と、に応じて、前記制御回路は、
前記複数の第１の信号線のうち、前記第１のメモリセルアレイに対応するものをアクティブ状態とし、
前記複数の第２の信号線のうち、前記第２のメモリセルアレイに対応するものをアクティブ状態とする
請求項７記載の半導体記憶装置。
【請求項９】
前記第１のコマンドセットに応じた前記第１のメモリセルアレイからの前記読み出しデータの出力に際して、前記制御回路は、前記第１のメモリセルアレイから読みだされた前記読み出しデータを前記パッド電極から出力しない
請求項７記載の半導体記憶装置。
【請求項１０】
前記第２のコマンドセットに応じた前記第２のメモリセルアレイへの前記書き込みデータの入力に際して、前記第２のメモリセルアレイに入力される前記書き込みデータが前記パッド電極に入力されない
請求項７記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、メモリシステム及び半導体記憶装置に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
複数のメモリチップを有するメモリシステムが知られている。メモリチップは、メモリセルアレイを備える。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１７６３０９号公報
特開２０２２－１５４３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係るメモリシステムは、複数のメモリチップを備える。複数のメモリチップは、それぞれ、メモリセルアレイと、メモリセルアレイに書き込まれる書き込みデータが入力され、メモリセルアレイから読みだされた読み出しデータを出力する第１のパッド電極と、書き込みデータの入力に際して第１タイミング信号が入力され、読み出しデータの出力に際して第１タイミング信号を出力する第２のパッド電極と、第２のパッド電極から入力される第１タイミング信号の位相を調整する位相調整回路と、位相調整回路に接続された制御回路と、を備える。複数のメモリチップのうちの第１のメモリチップに対して読み出しデータの出力を指示する第１のコマンドセットの入力と、複数のメモリチップのうちの第２のメモリチップに対して書き込みデータの入力を指示する第２のコマンドセットの入力と、に応じて、第１のメモリチップの制御回路は、第１のメモリチップからの読み出しデータの出力を実行する。また、第２のメモリチップの制御回路は、第１のメモリチップの読み出しデータの出力と並行して、第１のメモリチップから出力された読み出しデータを書き込みデータとして第２のメモリチップに入力する書き込みデータの入力を実行する。また、第１のメモリチップの位相調整回路、及び、第２のメモリチップの位相調整回路の一方又は双方は、読み出しデータの信号又は第１タイミング信号の位相を調整する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０に含まれるパッケージＰＫＧの構成例を示す図である。
メモリシステム１０に含まれるパッケージＰＫＧの構成例を示す図である。
メモリシステム１０の構成例を示す模式的な側面図である。
メモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤにおける信号入出力端子及び制御端子の役割について説明するための模式的な図である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
メモリダイＭＤの動作について説明するための模式的な表である。
読み出し動作について説明するための模式的な波形図である。
データアウトについて説明するための模式的な波形図である。
書き込み動作について説明するための模式的な波形図である。
チップ間コピー動作について説明するための模式的なブロック図である。
チップ間コピー動作について説明するための模式的なブロック図である。
チップ間コピー動作について説明するための模式的なブロック図である。
チップ間コピー動作について説明するための模式的な波形図である。
チップ間コピー動作について説明するための模式的な波形図である。
チップ間コピー動作における位相調整回路ＰＡＣの役割について説明するための模式的な波形図である。
チップ間コピー動作における位相調整回路ＰＡＣの役割について説明するための模式的な波形図である。
チップ間コピー動作における位相調整回路ＰＡＣの役割について説明するための模式的な波形図である。
チップ間コピー動作における位相調整回路ＰＡＣの役割について説明するための模式的な波形図である。
第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。
メモリダイＭＤ２の一部の構成を示す模式的な回路図である。
プレーン間コピー動作について説明するための模式的なブロック図である。
プレーン間コピー動作について説明するための模式的なブロック図である。
プレーン間コピー動作について説明するための模式的なブロック図である。
プレーン間コピー動作について説明するための模式的な波形図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係るメモリシステム及び半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「メモリシステム」と言った場合には、複数のメモリダイ（メモリチップ）及びコントローラダイを含むシステムを意味する。メモリシステムは、例えば、メモリカード、ＳＳＤ（Solid State Drive）等を意味する事もあるし、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

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