特許ウォッチ

公開番号2025097637
公報種別公開特許公報(A)
公開日2025-07-01
出願番号2023213939
出願日2023-12-19
発明の名称半導体装置の製造方法およびパターン形成方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H01L 21/3065 20060101AFI20250624BHJP(基本的電気素子)
要約【課題】リソグラフィ工程の限界解像度を超える微細パターンを形成すること。
【解決手段】第1のホールパターンを第1のハードマスク層に転写して、第2のホールパターンを有する第1のハードマスクパターンを形成し、第2のホールパターンの側壁に第1のスペーサ層を形成して第1のハードマスクパターンを除去することで、第2のホールパターンの位置に配置される筒状の第1のスペーサパターンを形成し、第1のスペーサパターンの外側の第2のハードマスク層の上面を覆う第2のスペーサ層を形成し、第1のスペーサパターンの中心点同士を結ぶ最小距離で構成される第1の領域と重なる第2のスペーサ層を除去して第3のホールパターンを有する第2のスペーサパターンを形成することで、第1のスペーサパターンで構成される第2のホールパターンと、第2のスペーサパターンで構成される第3のホールパターンと、を含む第4のホールパターンを形成する。
【選択図】図2
特許請求の範囲【請求項１】
被加工層の上方に、第１及び第２のハードマスク層を、前記被加工層側から前記第２のハードマスク層および前記第１のハードマスク層の順に形成し、
前記第１のハードマスク層の上方に、リソグラフィを用いて形成された第１のホールパターンを有するレジストマスクパターンを形成し、
前記第１のホールパターンを前記第１のハードマスク層に転写して、第２のホールパターンを有する第１のハードマスクパターンを形成し、
前記第２のホールパターンの側壁に第１のスペーサ層を形成して前記第１のハードマスクパターンを除去することで、前記第２のホールパターンの位置に配置される筒状の第１のスペーサパターンを形成し、
前記第１のスペーサパターンの外側の前記第２のハードマスク層の上面を覆う第２のスペーサ層を形成し、前記第１のスペーサパターンの中心点同士を結ぶ最小距離で構成される第１の領域と重なる前記第２のスペーサ層を除去して第３のホールパターンを有する第２のスペーサパターンを形成することで、前記第１のスペーサパターンで構成される前記第２のホールパターンと、前記第２のスペーサパターンで構成される前記第３のホールパターンと、を含む第４のホールパターンを形成し、
前記第４のホールパターンを前記第２のハードマスク層に転写して、第５のホールパターンを有する第２のハードマスクパターンを形成し、
前記第５のホールパターンの側壁に第３のスペーサ層を形成して前記第２のハードマスクパターンを除去することで、前記第５のホールパターンの位置に配置される筒状の第３のスペーサパターンを形成し、
前記第３のスペーサパターンの外側の前記被加工層の上面を覆う第４のスペーサ層を形成し、前記第３のスペーサパターンの中心点同士を結ぶ最小距離で構成される第２の領域と重なる前記第４のスペーサ層を除去して第６のホールパターンを有する第４のスペーサパターンを形成することで、前記第３のスペーサパターンで構成される前記第５のホールパターンと、前記第４のスペーサパターンで構成される前記第６のホールパターンと、を含む第７のホールパターンを形成し、
前記第７のホールパターンを前記被加工層に転写する、
半導体装置の製造方法。
続きを表示（約 2,000 文字）【請求項２】
前記第１のホールパターンは、
前記第１及び第２のハードマスク層の積層方向から見て、正六角形の各頂点と、前記正六角形の中心点とに各パターンが配置される六方最密配置となるよう設計されている、
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の領域は、
前記積層方向から見て実質的に正三角形を有しており、
前記第３のホールパターンは、
実質的に、前記第１の領域の中心点に形成される、
請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第７のホールパターンは、
前記積層方向から見て、実質的に前記六方最密配置を有する、
請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第７のホールパターンは、
実質的に、前記第１のホールパターンの１／３倍のピッチを有する、
請求項４に記載の半導体装置の製造方法。
【請求項６】
被加工層の上方に第１のハードマスク層を形成し、
前記第１のハードマスク層の上方に、リソグラフィを用いて形成された第１のホールパターンを有するレジストマスクパターンを形成し、
前記第１のホールパターンを前記第１のハードマスク層に転写して、第２のホールパターンを有する第１のハードマスクパターンを形成し、
前記第２のホールパターンの側壁に第１のスペーサ層を形成して前記第１のハードマスクパターンを除去することで、前記第２のホールパターンの位置に配置される筒状の第１のスペーサパターンを形成し、
前記第１のスペーサパターンの外側の前記被加工層の上面を覆うとともに、前記第１のスペーサパターンの筒内に第１のエアギャップが形成されるよう前記第１のスペーサパターンの上面を覆う第２のスペーサ層を形成し、
前記第１のスペーサパターンの上面を覆う前記第２のスペーサ層を除去して前記第２のホールパターンを再び開口するとともに、前記第１のスペーサパターンの中心点同士を結ぶ最小距離で構成される第１の領域と重なる前記第２のスペーサ層を除去して第３のホールパターンを有する第２のスペーサパターンを形成することで、前記第１のスペーサパターンに開口する前記第２のホールパターンと、前記第２のスペーサパターンに開口する前記第３のホールパターンと、を含む第４のホールパターンを形成し、
前記第４のホールパターンを前記被加工層に転写する、
半導体装置の製造方法。
【請求項７】
第１及び第２のハードマスク層を、下層側から前記第２のハードマスク層および前記第１のハードマスク層の順に形成し、
前記第１のハードマスク層の上方に、リソグラフィを用いて形成された第１のホールパターンを有するレジストマスクパターンを形成し、
前記第１のホールパターンを前記第１のハードマスク層に転写して、第２のホールパターンを有する第１のハードマスクパターンを形成し、
前記第２のホールパターンの側壁に第１のスペーサ層を形成して前記第１のハードマスクパターンを除去することで、前記第２のホールパターンの位置に配置される筒状の第１のスペーサパターンを形成し、
前記第１のスペーサパターンの外側の前記第２のハードマスク層の上面を覆う第２のスペーサ層を形成し、前記第１のスペーサパターンの中心点同士を結ぶ最小距離で構成される第１の領域と重なる前記第２のスペーサ層を除去して第３のホールパターンを有する第２のスペーサパターンを形成することで、前記第１のスペーサパターンで構成される前記第２のホールパターンと、前記第２のスペーサパターンで構成される前記第３のホールパターンと、を含む第４のホールパターンを形成し、
前記第４のホールパターンを前記第２のハードマスク層に転写して、第５のホールパターンを有する第２のハードマスクパターンを形成し、
前記第５のホールパターンの側壁に第３のスペーサ層を形成して前記第２のハードマスクパターンを除去することで、前記第５のホールパターンの位置に配置される筒状の第３のスペーサパターンを形成し、
前記第３のスペーサパターンの外側を覆う第４のスペーサ層を形成し、前記第３のスペーサパターンの中心点同士を結ぶ最小距離で構成される第２の領域と重なる前記第４のスペーサ層を除去して第６のホールパターンを有する第４のスペーサパターンを形成することで、前記第３のスペーサパターンで構成される前記第５のホールパターンと、前記第４のスペーサパターンで構成される前記第６のホールパターンと、を含む第７のホールパターンを形成する、
パターン形成方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法およびパターン形成方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
半導体装置の小型化に伴って、ホール等のパターンを微細に形成する要求が高まっている。微細なホールパターンとして、上面から見て正六角形の各頂点および正六角形の中心点に、それぞれホールを配置する六方最密配置が採られることがある。
【０００３】
リソグラフィ技術を用いつつ、リソグラフィの限界解像度よりも更に微細なピッチで、上記のような六方最密配置を形成するため、例えばクロスポイント加工と呼ばれる手法などが提案されている。しかしながら、クロスポイント加工では、工程数が多く、パターンのアライメントに手間を要する等、改善すべき課題が多々ある。
【先行技術文献】
【特許文献】
【０００４】
米国特許第０９０７０６４０号明細書
米国特許第０９０９９３９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの実施形態は、リソグラフィ工程の限界解像度を超える微細パターンを形成することができる半導体装置の製造方法およびパターン形成方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置の製造方法は、被加工層の上方に、第１及び第２のハードマスク層を、前記被加工層側から前記第２のハードマスク層および前記第１のハードマスク層の順に形成し、前記第１のハードマスク層の上方に、リソグラフィを用いて形成された第１のホールパターンを有するレジストマスクパターンを形成し、前記第１のホールパターンを前記第１のハードマスク層に転写して、第２のホールパターンを有する第１のハードマスクパターンを形成し、前記第２のホールパターンの側壁に第１のスペーサ層を形成して前記第１のハードマスクパターンを除去することで、前記第２のホールパターンの位置に配置される筒状の第１のスペーサパターンを形成し、前記第１のスペーサパターンの外側の前記第２のハードマスク層の上面を覆う第２のスペーサ層を形成し、前記第１のスペーサパターンの中心点同士を結ぶ最小距離で構成される第１の領域と重なる前記第２のスペーサ層を除去して第３のホールパターンを有する第２のスペーサパターンを形成することで、前記第１のスペーサパターンで構成される前記第２のホールパターンと、前記第２のスペーサパターンで構成される前記第３のホールパターンと、を含む第４のホールパターンを形成し、前記第４のホールパターンを前記第２のハードマスク層に転写して、第５のホールパターンを有する第２のハードマスクパターンを形成し、前記第５のホールパターンの側壁に第３のスペーサ層を形成して前記第２のハードマスクパターンを除去することで、前記第５のホールパターンの位置に配置される筒状の第３のスペーサパターンを形成し、前記第３のスペーサパターンの外側の前記被加工層の上面を覆う第４のスペーサ層を形成し、前記第３のスペーサパターンの中心点同士を結ぶ最小距離で構成される第２の領域と重なる前記第４のスペーサ層を除去して第６のホールパターンを有する第４のスペーサパターンを形成することで、前記第３のスペーサパターンで構成される前記第５のホールパターンと、前記第４のスペーサパターンで構成される前記第６のホールパターンと、を含む第７のホールパターンを形成し、前記第７のホールパターンを前記被加工層に転写する。
【図面の簡単な説明】
【０００７】
実施形態にかかる半導体装置の構成の一例を示す図。
実施形態にかかる半導体装置の製造方法の概略を説明する模式的な上面図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体装置の製造方法の手順の一部を順に例示する図。
【発明を実施するための形態】
【０００８】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００９】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
【００１０】
（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の構成の一例を示す図である。図１（ａ）は実施形態の半導体装置１の上面図であり、図１（ｂ）は実施形態の半導体装置１の斜視図である。実施形態の半導体装置１は、例えばＤＲＡＭ（ＤｉｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）として構成されている。
（【００１１】以降は省略されています）

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