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公開番号
2025097791
公報種別
公開特許公報(A)
公開日
2025-07-01
出願番号
2023214204
出願日
2023-12-19
発明の名称
半導体記憶装置
出願人
キオクシア株式会社
代理人
弁理士法人きさらぎ国際特許事務所
主分類
H10B
43/50 20230101AFI20250624BHJP()
要約
【課題】好適に製造可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、積層方向(Z)に積層され、半導体柱領域(R
MH
)、第1テラス領域(R
SGDT0
)及び第2テラス領域(R
SGDT1
)に亘って第1方向(X)に延伸する複数の第1導電層と、第1テラス領域に設けられたテラス部を備える第2導電層と、第2テラス領域に設けられたテラス部を備える第3導電層と、を含む複数の導電層(110)と、半導体柱領域に設けられた半導体柱(120)と、複数の導電層と半導体柱との間に設けられ電荷蓄積膜を含むゲート絶縁膜と、第1テラス領域を第1方向に延伸する第1絶縁部(152)及び第2テラス領域を第1方向に延伸する第2絶縁部(153)を含む第1絶縁部材(SHE)と、を備える。第2絶縁部の第2方向(Y)の幅(Y
153
)は、第1絶縁部の第2方向の幅(Y
152
)よりも小さい。
【選択図】図8
特許請求の範囲
【請求項1】
積層方向に積層され、前記積層方向と交差する第1方向に並ぶ半導体柱領域、第1テラス領域及び第2テラス領域に亘って前記第1方向に延伸する複数の第1導電層と、前記半導体柱領域及び前記第1テラス領域に亘って前記第1方向に延伸し前記第1テラス領域に設けられたテラス部を備える第2導電層と、前記複数の第1導電層及び前記第2導電層の間に設けられ、前記半導体柱領域、前記第1テラス領域及び前記第2テラス領域に亘って前記第1方向に延伸し前記第2テラス領域に設けられたテラス部を備える第3導電層と、を含む複数の導電層と、
前記半導体柱領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層と、前記半導体柱と、の間に設けられ、電荷蓄積膜を含むゲート絶縁膜と、
前記複数の導電層の、前記第2導電層及び前記第3導電層を含む一部に対応する前記積層方向の範囲内で前記積層方向に延伸し、前記第1テラス領域を前記第1方向に延伸する第1絶縁部と、前記第2テラス領域を前記第1方向に延伸する第2絶縁部と、を含む第1絶縁部材と
を備え、
前記積層方向における第1位置での前記積層方向及び前記第1方向と交差する第2方向における前記第2絶縁部の幅は、前記積層方向における前記第1位置での前記第2方向における前記第1絶縁部の幅よりも小さい
半導体記憶装置。
続きを表示(約 1,000 文字)
【請求項2】
前記積層方向における前記第1絶縁部材の一端部は、前記積層方向における前記第3導電層の前記複数の第1導電層側の面と、前記複数の第1導電層のうち最も前記第3導電層側に設けられたものの前記第3導電層と反対側の面と、の間に設けられている
請求項1記載の半導体記憶装置。
【請求項3】
前記積層方向における前記第1位置での前記第2方向における前記第1絶縁部材の幅は、前記第1テラス領域、及び、前記第1テラス領域に対して前記第1方向における前記半導体柱領域と反対側の領域に亘って、前記半導体柱領域側からその反対側にかけて、単調に減少する
請求項1記載の半導体記憶装置。
【請求項4】
前記第1絶縁部材は、前記半導体柱領域を前記第1方向に延伸する第3絶縁部を更に備え、
前記積層方向における前記第1位置での前記第2方向における前記第3絶縁部の幅は、前記積層方向における前記第1位置での前記第2方向における前記第1絶縁部の前記幅よりも小さい
請求項1記載の半導体記憶装置。
【請求項5】
積層方向に積層され、前記積層方向と交差する第1方向に並ぶ半導体柱領域及び第1テラス領域に亘って前記第1方向に延伸する複数の第1導電層と、前記半導体柱領域及び前記第1テラス領域に亘って前記第1方向に延伸し前記第1テラス領域に設けられたテラス部を備える第2導電層と、を含む複数の導電層と、
前記半導体柱領域に設けられ、前記積層方向に延伸し、前記複数の導電層と対向する半導体柱と、
前記複数の導電層と、前記半導体柱と、の間に設けられ、電荷蓄積膜を含むゲート絶縁膜と、
前記積層方向に前記複数の第1導電層と重なり、前記複数の導電層の、前記第2導電層を含む一部に対応する前記積層方向の範囲内で、前記半導体柱領域及び前記第1テラス領域を前記第1方向に延伸する第1絶縁部材と、
前記第1絶縁部材と、前記積層方向及び前記第1方向と交差する第2方向に並び、前記積層方向に前記複数の第1導電層と重なり、前記複数の導電層の前記一部に対応する前記積層方向の前記範囲内で、前記半導体柱領域及び前記第1テラス領域を前記第1方向に延伸する第2絶縁部材と
を備え、
前記第1テラス領域と対応する前記第1方向における位置で、前記第2方向における前記第2絶縁部材の幅は、前記第2方向における前記第1絶縁部材の幅よりも小さい
半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
続きを表示(約 2,500 文字)
【背景技術】
【0002】
積層方向に積層された複数の導電層と、積層方向に延伸し複数の導電層と対向する半導体柱と、複数の導電層と半導体柱との間に設けられたゲート絶縁膜と、を備える半導体記憶装置が知られている。ゲート絶縁層は、例えば、窒化シリコン(SiN)等の電荷蓄積膜を含む。
【先行技術文献】
【特許文献】
【0003】
特開2023-139945号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、積層方向に積層された複数の導電層を備える。複数の導電層は、積層方向と交差する第1方向に並ぶ半導体柱領域、第1テラス領域及び第2テラス領域に亘って第1方向に延伸する複数の第1導電層と、半導体柱領域及び第1テラス領域に亘って第1方向に延伸し第1テラス領域に設けられたテラス部を備える第2導電層と、複数の第1導電層及び第2導電層の間に設けられ、半導体柱領域、第1テラス領域及び第2テラス領域に亘って第1方向に延伸し第2テラス領域に設けられたテラス部を備える第3導電層と、を含む。また、半導体記憶装置は、半導体柱領域に設けられ積層方向に延伸し複数の導電層と対向する半導体柱と、複数の導電層と半導体柱との間に設けられ電荷蓄積膜を含むゲート絶縁膜と、複数の導電層の第2導電層及び第3導電層を含む一部に対応する積層方向の範囲内で積層方向に延伸する第1絶縁部材と、を備える。第1絶縁部材は、第1テラス領域を第1方向に延伸する第1絶縁部と、第2テラス領域を第1方向に延伸する第2絶縁部と、を含む。積層方向における第1位置での積層方向及び第1方向と交差する第2方向における前記第2絶縁部の幅は、積層方向における第1位置での第2方向における前記第1絶縁部の幅よりも小さい。
【図面の簡単な説明】
【0006】
第1実施形態に係る半導体記憶装置の模式的なブロック図である。
メモリブロックBLKの模式的な回路図である。
メモリダイMDの模式的な平面図である。
半導体柱領域R
MH
の模式的な平面図である。
半導体柱領域R
MH
の模式的な断面図である。
半導体柱領域R
MH
の模式的な断面図である。
フックアップ領域R
HUD
の模式的な平面図である。
フックアップ領域R
HUD
の模式的な平面図である。
フックアップ領域R
HUD
の模式的な断面図である。
フックアップ領域R
HUD
の模式的な断面図である。
フックアップ領域R
HUW
の模式的な断面図である。
第1実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な平面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
第2実施形態に係る半導体記憶装置の模式的な平面図である。
第3実施形態に係る半導体記憶装置の模式的な平面図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、SSD(Solid State Drive)等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第1の構成が第2の構成に「電気的に接続されている」と言った場合、第1の構成は第2の構成に直接接続されていても良いし、第1の構成が第2の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、3つのトランジスタを直列に接続した場合には、2つ目のトランジスタがOFF状態であったとしても、1つ目のトランジスタは3つ目のトランジスタに「電気的に接続」されている。
【0010】
また、本明細書において、回路等が2つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が2つの配線の間の電流経路に設けられており、このトランジスタ等がON状態となることを意味する事がある。
(【0011】以降は省略されています)
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