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公開番号2024088976
公報種別公開特許公報(A)
公開日2024-07-03
出願番号2022204050
出願日2022-12-21
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H01L 21/8234 20060101AFI20240626BHJP(基本的電気素子)
要約【課題】それぞれが所望特性を実現するために好適な構造を有する複数の素子が混載された半導体装置を提供する。
【解決手段】半導体装置1は、素子主面3を有する半導体チップ2と、素子主面3に形成され、素子構造の一部としてDTI構造70を含む第1素子20と、素子主面3に形成され、第1素子20から分離された第2素子であって、STI構造を含む第2素子と、素子主面3に形成され、第1素子および第2素子から分離された第3素子であって、LOCOS構造を含む第3素子とを含む。
【選択図】図8
特許請求の範囲【請求項１】
素子主面を有する半導体チップと、
前記素子主面に形成され、素子構造の一部としてＤＴＩ構造を含む第１素子と、
前記素子主面に形成され、前記第１素子から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、
前記素子主面に形成され、前記第１素子および前記第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記ＤＴＩ構造は、トレンチゲート構造を含む、請求項１に記載の半導体装置。
【請求項３】
前記トレンチゲート構造は、絶縁体によって上下方向に絶縁分離されるようにゲートトレンチ内に埋設された上電極および下電極を含むマルチ電極構造を有している、請求項２に記載の半導体装置。
【請求項４】
複数の前記トレンチゲート構造が、前記半導体チップの前記素子主面に間隔を空けて形成され、
複数の前記トレンチゲート構造のピッチは、１．０μｍ以上２．０μｍ以下である、請求項２に記載の半導体装置。
【請求項５】
各前記トレンチゲート構造の幅は、０．４μｍ以上２μｍ以下である、請求項２に記載の半導体装置。
【請求項６】
前記ＳＴＩ構造は、前記第２素子の素子構造が形成される第１アクティブ領域を区画する素子分離構造を含み、
前記第１アクティブ領域の幅および前記素子分離構造の幅を含む前記第２素子の幅が、１μｍ未満である、請求項１に記載の半導体装置。
【請求項７】
第１方向に沿う断面視において、前記第１アクティブ領域は、前記第１方向の両側から一対の前記素子分離構造に挟まれており、
前記第２素子の幅は、前記一対の素子分離構造のトレンチの開口端の幅と、前記素子主面における前記第１アクティブ領域の幅とを足した幅である、請求項６に記載の半導体装置。
【請求項８】
前記第３素子は、前記素子主面上にゲート絶縁膜を挟んで形成されたゲート電極と、前記ゲート電極の一部と前記素子主面との間に形成され、前記ゲート絶縁膜よりも厚い前記ＬＯＣＯＳ構造としてのフィールド絶縁膜とを含む、請求項１に記載の半導体装置。
【請求項９】
前記フィールド絶縁膜は、前記素子主面に対して前記半導体チップに埋設された埋設部と、前記素子主面に対して前記埋設部の反対側に突出した突出部とを一体的に含み、
前記素子主面から前記突出部の上端までの厚さが、前記素子主面から前記埋設部の下端までの厚さ以下である、請求項８に記載の半導体装置。
【請求項１０】
前記フィールド絶縁膜は、前記第３素子の素子構造が形成される第２アクティブ領域を区画しており、
前記第２アクティブ領域の幅および前記フィールド絶縁膜の幅を含む前記第３素子の幅が、２μｍ未満である、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
たとえば、特許文献１は、半導体層と、電気的に独立した複数の制御信号が個別的に入力されるように半導体層に電気的に独立して形成され、アクティブクランプ動作時のオン抵抗が通常動作時のオン抵抗とは異なるように個別的にオンオフ制御される絶縁ゲート型の複数のトランジスタとを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－９７６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一実施形態は、それぞれが所望特性を実現するために好適な構造を有する複数の素子が混載された半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本開示の一実施形態に係る半導体装置は、素子主面を有する半導体チップと、前記素子主面に形成され、素子構造の一部としてＤＴＩ構造を含む第１素子と、前記素子主面に形成され、前記第１素子から分離された第２素子であって、ＳＴＩ構造を含む第２素子と、前記素子主面に形成され、前記第１素子および前記第２素子から分離された第３素子であって、ＬＯＣＯＳ構造を含む第３素子とを含む。
【発明の効果】
【０００６】
本開示の一実施形態に係る半導体装置によれば、共通の半導体チップに、ＤＴＩ構造を含む第１素子、ＳＴＩ構造を含む第２素子、およびＬＯＣＯＳ構造を含む第３素子が混載されている。これにより、複数の第１～第３素子のそれぞれが、所望の特性を実現することができる。
【図面の簡単な説明】
【０００７】
図１は、本開示の一実施形態に係る半導体装置を示す模式的な平面図である。
図２は、図１に示すII-II線に沿う断面図である。
図３は、図１に示す半導体装置の電気的構成を示す概略回路図である。
図４は、出力トランジスタの構成を示す概略回路図である。
図５は、図１に示す出力領域を示す平面図である。
図６は、図５に示す出力領域の要部を示す拡大平面図である。
図７は、図５に示す出力領域の更なる要部を示す拡大平面図である。
図８は、図６に示すVIII-VIII線に沿う断面図である。
図９は、図６に示すIX-IX線に沿う断面図である。
図１０は、図６に示すX-X線に沿う断面図である。
図１１は、図６に示すXI-XI線に沿う断面図である。
図１２は、図６に示すXII-XII線に沿う断面図である。
図１３は、図１に示すロジック回路領域を示す平面図である。
図１４は、図１３のロジック回路領域の模式的な断面図である。
図１５は、図１４の領域XVの拡大図である。
図１６は、図１に示す増幅回路領域を示す平面図である。
図１７は、図１６に示すXVII-XVII線に沿う断面図である。
図１８は、図１６に示すXVIII-XVIII線に沿う断面図である。
図１９は、図１７の領域XIXの拡大図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【０００９】
比較対象（comparison target）が存する説明において「ほぼ（substantially）等しい」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。実施形態では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【００１０】
図１は、本開示の一実施形態に係る半導体装置１を示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図１および図２を参照して、半導体装置１は、直方体形状に形成されたチップ２を含む。チップ２は、この形態（this embodiment）では、Ｓｉ単結晶を含むＳｉチップである。
（【００１１】以降は省略されています）

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