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公開番号2024087499
公報種別公開特許公報(A)
公開日2024-07-01
出願番号2022202347
出願日2022-12-19
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/50 20230101AFI20240624BHJP()
要約【課題】リソグラフィの補正マージンを確保して寸法変換差を低減すること。
【解決手段】実施形態の半導体記憶装置は、階段部が、複数の板状部で分割された領域であって、第2の方向にこの順に隣接する第1乃至第3の領域を有し、第2の方向に沿う断面で見た場合に、第1乃至第3の領域のそれぞれは、第2の方向に並び、異なる高さ位置を有する複数のテラス面を有し、第1及び第2の領域では、複数の板状部のうち第1及び第2の領域を分割する板状部に対して、複数のテラス面の高さ位置の配置が線対称となっており、第2及び第3の領域では、複数の板状部のうち第2及び第3の領域を分割する板状部に対して、複数のテラス面の高さ位置の配置が非線対称となっている。
【選択図】図2
特許請求の範囲【請求項１】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記複数の導電層が階段状に加工された階段部と、
前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部と、を備え、
前記階段部は、
前記複数の板状部で分割された領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域を有し、
前記第２の方向に沿う断面で見た場合に、
前記第１乃至第３の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第１及び第２の領域では、前記複数の板状部のうち前記第１及び第２の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっており、
前記第２及び第３の領域では、前記複数の板状部のうち前記第２及び第３の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている、
半導体記憶装置。
続きを表示（約 2,200 文字）【請求項２】
前記階段部は、
前記複数の板状部で分割された領域であって、前記第２の領域の反対側で前記第３の領域に隣接する第４の領域を更に有し、
前記第２の方向に沿う断面で見た場合に、
前記第４の領域は、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第３及び第４の領域では、前記複数の板状部のうち前記第３及び第４の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている、
請求項１に記載の半導体記憶装置。
【請求項３】
前記階段部は、
前記複数の板状部で分割された領域であって、前記第３の領域の反対側で前記第４の領域に隣接する第５の領域を更に有し、
前記第２の方向に沿う断面で見た場合に、
前記第５の領域は、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、
前記第４及び第５の領域では、前記複数の板状部のうち前記第４及び第５の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっている、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第２の方向に沿う断面で見た場合に、
前記第１乃至第５の領域のそれぞれは、前記複数の導電層のうち、前記積層方向に連続する導電層をテラス面とする３つのテラス面を有する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記階段部では、
前記複数の導電層のうち、前記第１の方向に並ぶテラス面の導電層の階層が３つずつ増加していく、
請求項３に記載の半導体記憶装置。
【請求項６】
前記第２の方向に沿う断面で見た場合に、
前記第１乃至第５の領域のそれぞれは、前記複数の導電層のうち、前記積層方向に連続する導電層をテラス面とする４つのテラス面を有する、
請求項３に記載の半導体記憶装置。
【請求項７】
前記階段部では、
前記複数の導電層のうち、前記第１の方向に並ぶテラス面の導電層の階層が４つずつ増加していく、
請求項３に記載の半導体記憶装置。
【請求項８】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記複数の第１の絶縁層が階段状に加工された階段部を形成し、
前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部を形成し、
前記階段部を形成するときは、
前記複数の板状部で分割されることとなる領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域に跨って、前記第１乃至第３の領域の前記第２の方向の幅未満の幅を前記第２の方向に有するよう第１のマスクパターンを形成し、
前記第１のマスクパターンから露出する前記積層体の表面から、前記複数の第１及び第２の絶縁層のうち１対の第１及び第２の絶縁層を除去し、
前記第１のマスクパターンを除去した後、前記複数の板状部で分割されることとなる領域であって、前記第２及び第３の領域と、記第２の領域の反対側で前記第３の領域に隣接する第４の領域とに跨って、前記第２乃至第４の領域の前記第２の方向の幅未満の幅を前記第２の方向に有するよう第２のマスクパターンを形成し、
前記第２のマスクパターンから露出する前記積層体の表面から、前記１対の第１及び第２の絶縁層を除去し、
前記第１のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に対して、前記第２の方向における中心位置を前記第２の領域側にずらして前記第１のマスクパターンを形成し、
前記第２のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に対して、前記第２の方向における中心位置を前記第３の領域側にずらして前記第２のマスクパターンを形成する、
半導体記憶装置の製造方法。
【請求項９】
前記第２のマスクパターンから露出する前記積層体を加工した後、
前記第１乃至第４の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有することとなり、
前記第２及び第３の領域では、前記第２及び第３の領域の境界部分に対し、前記複数のテラス面の高さ位置の配置が線対称となっている、
請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第２のマスクパターンを除去した後、前記第２及び第３の領域に跨って、前記第２及び第３の領域の一部を覆うよう第３のマスクパターンを形成し、
前記第３のマスクパターンから露出する前記積層体の表面から、前記１対の第１及び第２の絶縁層を除去し、
前記第３のマスクパターンを形成するときは、
前記第２及び第３の領域の境界部分に、前記第２の方向における中心位置を一致させて前記第３のマスクパターンを形成する、
請求項９に記載の半導体記憶装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体の一部を階段状に加工して、個々の導電層を上層配線へと引き出している。このような階段状の構造を取る階段部は、リソグラフィ及びエッチングにより形成される。このとき、寸法変換差を抑制するようリソグラフィで補正を行う。しかしながら、導電層の積層数の増加に伴い、リソグラフィの補正限界に達しつつある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１１２３６３号公報
特表２０２１－５２３５７７号公報
特開２０２１－１０３７７３号公報
特開２０２２－１０４０２０号公報
特開２０２２－０４１２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、リソグラフィの補正マージンを確保して寸法変換差を低減することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記複数の導電層が階段状に加工された階段部と、前記積層体の積層方向および前記積層方向に交差する第１の方向に前記積層体内を延び、前記積層方向と前記第１の方向とに交差する第２の方向に、前記積層体および前記積層体の前記階段部を分割する複数の板状部と、を備え、前記階段部は、前記複数の板状部で分割された領域であって、前記第２の方向にこの順に隣接する第１乃至第３の領域を有し、前記第２の方向に沿う断面で見た場合に、前記第１乃至第３の領域のそれぞれは、前記第２の方向に並び、異なる高さ位置を有する複数のテラス面を有し、前記第１及び第２の領域では、前記複数の板状部のうち前記第１及び第２の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が線対称となっており、前記第２及び第３の領域では、前記複数の板状部のうち前記第２及び第３の領域を分割する板状部に対して、前記複数のテラス面の高さ位置の配置が非線対称となっている。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の構成を示す断面図。
実施形態にかかる半導体記憶装置の階段部のＹ方向の断面を含む模式図。
実施形態にかかる半導体記憶装置の階段部のＹ方向の断面を含む模式図。
実施形態にかかる半導体記憶装置の階段部のＸ方向の断面を含む模式図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。
実施形態にかかるＧＹ階段の形成時に用いられるマスクパターンの補正例について説明する積層体の上面図。
比較例にかかるＧＹ階段の形成方法の手順の一例を示すＹ方向の断面図。
実施形態の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の構成を示すＸ方向に沿う断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【０００９】
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線の面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線の電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【００１０】
図１に示すように、半導体記憶装置１は積層体ＬＭと周辺回路ＰＥＲとを備える。
（【００１１】以降は省略されています）

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