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公開番号2024088062
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203040
出願日2022-12-20
発明の名称半導体記憶装置、および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/50 20230101AFI20240625BHJP()
要約【課題】一実施形態は、半導体記憶装置の信頼性の向上を図る。
【解決手段】一実施形態の半導体記憶装置は、積層体と、第1柱状体と、第2柱状体とを備える。前記積層体は、第1ゲート電極層と、第2ゲート電極層とを含む。前記第1柱状体は、前記第1ゲート電極層を第1方向に貫通して前記第1ゲート電極層に電気的に接続された第1導電部を含む。前記第2柱状体は、前記第2ゲート電極層および前記第1ゲート電極層を前記第1方向に貫通して前記第2ゲート電極層に電気的に接続された第2導電部を含む。前記第1ゲート電極層は、バリアメタル膜を含む。前記バリアメタル膜の前記第2方向の端の少なくとも一部は、前記第2方向に関して前記第1導電部の少なくとも一部と前記第2導電部との間に位置するとともに、前記第3方向に直線状に延びている。
【選択図】図8
特許請求の範囲【請求項１】
複数のゲート電極層と複数の第１絶縁層とを含み、前記複数のゲート電極層と前記複数の第１絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記第１方向に延びた第１柱状体と、
前記第１方向に延びた第２柱状体と、
を備え、
前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記第１方向とは交差した第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層とを含み、
前記第１柱状体は、前記第１ゲート電極層を前記第１方向に貫通して前記第１ゲート電極層に電気的に接続された第１導電部を含み、
前記第２柱状体は、前記第２ゲート電極層および前記第１ゲート電極層を前記第１方向に貫通して前記第２ゲート電極層に電気的に接続された第２導電部と、前記第１ゲート電極層と前記第２導電部との間に配置された絶縁部とを含み、
前記第１ゲート電極層は、バリアメタル膜を含み、
前記バリアメタル膜の前記第２方向の端の少なくとも一部は、前記第２方向に関して前記第１導電部の少なくとも一部と前記第２導電部との間に位置するとともに、前記第１方向および前記第２方向とは交差した第３方向に直線状に延びている、
半導体記憶装置。
続きを表示（約 1,900 文字）【請求項２】
前記第１ゲート電極層は、前記第１方向から見た場合に、前記第２ゲート電極層と重ならないテラス部と、前記第２ゲート電極層と重なる非テラス部とを含み、
前記テラス部の前記第１方向の厚さと、前記非テラス部の前記第１方向の厚さとが同じである、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ゲート電極層は、前記第１方向から見た場合に、前記第２ゲート電極層と重ならないテラス部を含み、
前記テラス部の前記第１方向の厚さと、前記絶縁部の前記第１方向の厚さとが同じである、
請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記絶縁部の前記第２方向の厚さは、２０ｎｍ以上である、
請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記第２導電部の少なくとも一部は、前記第１方向から見た場合、前記第２ゲート電極層の前記第２方向の端よりも前記第１導電部の近くに位置する、
請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記積層体の前記第３方向の端部は、前記複数の第１絶縁層に含まれる２つの第１絶縁層の間に配置された半導体層を含み、
前記半導体層は、アモルファスシリコンを含むとともに、前記２つの第１絶縁層の間を前記第２方向に延びている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項７】
前記積層体の前記第３方向の端部は、前記第３方向で前記第１ゲート電極層と並ぶ第２絶縁層と、前記第２絶縁層に対して前記第１ゲート電極層とは反対側に配置された半導体層とを含み、
前記半導体層は、前記複数の第１絶縁層に含まれる２つの第１絶縁層の間を前記第２方向に延びている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
前記積層体の前記第３方向の端部は、前記第３方向で前記第１ゲート電極層と並ぶ第２絶縁層と、前記第２絶縁層に対して前記第１ゲート電極層とは反対側に配置された金属層とを含み、
前記金属層は、前記複数の第１絶縁層に含まれる２つの第１絶縁層の間を前記第２方向に延びている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項９】
前記複数のゲート電極層に含まれる２以上のゲート電極層および前記複数の第１絶縁層に含まれる２以上の第１絶縁層をＺ方向に貫通した支持体をさらに備え、
前記第１ゲート電極層は、前記第１方向から見た場合に、前記第２ゲート電極層と重ならないテラス部と、前記第２ゲート電極層と重なる非テラス部とを含み、
前記テラス部は、前記第２方向において、前記バリアメタル膜の前記端に対して前記非テラス部とは反対側に位置した第１部分と、前記バリアメタル膜の前記端と前記非テラス部との間に位置した第２部分とを有し、
前記支持体は、前記第１部分に設けられている、
請求項１または請求項２に記載の半導体記憶装置。
【請求項１０】
複数のゲート電極層と複数の第１絶縁層とを含み、前記複数のゲート電極層と前記複数の第１絶縁層とが第１方向に１層ずつ交互に積層され積層体と、
前記第１方向に延びた第１柱状体と、
前記第１方向に延びた第２柱状体と、
を備え、
前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記第１方向とは交差した第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層とを含み、
前記第１ゲート電極層は、前記第１方向から見た場合に、前記第２ゲート電極層と重ならないテラス部と、前記第２ゲート電極層と重なる非テラス部とを含み、
前記第１柱状体は、前記第１ゲート電極層の前記テラス部を前記第１方向に貫通して前記第１ゲート電極層に電気的に接続された第１導電部を含み、
前記第２柱状体は、前記第２ゲート電極層と、前記第１ゲート電極層の前記非テラス部とを前記第１方向に貫通して前記第２ゲート電極層に電気的に接続された第２導電部と、前記第１ゲート電極層の前記非テラス部と前記第２導電部との間に配置された絶縁部とを含み、
前記テラス部の前記第１方向の厚さと、前記非テラス部の前記第１方向の厚さとが同じである、
半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。
続きを表示（約 3,600 文字）【背景技術】
【０００２】
複数のゲート電極層と複数の絶縁層とが１層ずつ交互に積層された積層体と、複数のコンタクトとを有した半導体記憶装置が知られている。積層体は、複数のゲート電極層の長さが異なる階段領域を有する。複数のコンタクトは、上記階段領域で複数のゲート電極層に接続されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１９／０３２６３１６号明細書
特開２０１９－１６１０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、半導体記憶装置の信頼性の向上を図る。
【課題を解決するための手段】
【０００５】
一実施形態の半導体記憶装置は、積層体と、第１柱状体と、第２柱状体とを備える。前記積層体は、複数のゲート電極層と複数の第１絶縁層とを含み、前記複数のゲート電極層と前記複数の第１絶縁層とが第１方向に１層ずつ交互に積層されている。前記第１柱状体は、前記第１方向に延びている。前記第２柱状体は、前記第１方向に延びている。前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記第１方向とは交差した第２方向の長さが前記第１ゲート電極層よりも短い第２ゲート電極層とを含む。前記第１柱状体は、前記第１ゲート電極層を前記第１方向に貫通して前記第１ゲート電極層に電気的に接続された第１導電部を含む。前記第２柱状体は、前記第２ゲート電極層および前記第１ゲート電極層を前記第１方向に貫通して前記第２ゲート電極層に電気的に接続された第２導電部と、前記第１ゲート電極層と前記第２導電部との間に配置された絶縁部とを含む。前記第１ゲート電極層は、バリアメタル膜を含む。前記バリアメタル膜の前記第２方向の端の少なくとも一部は、前記第２方向に関して前記第１導電部の少なくとも一部と前記第２導電部との間に位置するとともに、前記第３方向に直線状に延びている。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
第１実施形態のメモリセルアレイの一部の等価回路を示す図。
第１実施形態のメモリセルアレイの一部を示す断面図。
図３に示されたメモリセルアレイの一部のＦ４－Ｆ４線に沿う断面図。
図４に示されたメモリセルアレイのＦ５線で囲まれた領域を拡大して示す断面図。
図５に示されたメモリセルアレイのＦ６－Ｆ６線に沿う断面図。
第１実施形態のメモリセルアレイの一部を示す断面図。
図３に示された階段領域のＦ８線で囲まれた領域を拡大して示す断面図。
第１実施形態の階段領域の一部を示す断面図。
図９に示された階段領域のＦ１０－Ｆ１０線に沿う断面図。
図７に示されたダミー階段領域のＦ１１－Ｆ１１線に沿う断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の第１変形例の半導体記憶装置の一部を示す断面図。
第１実施形態の第２変形例の半導体記憶装置の一部を示す断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２変形例の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の一部を示す断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
第３実施形態の半導体記憶装置の一部を示す断面図。
第４実施形態の半導体記憶装置の一部を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【０００８】
本出願では用語を以下のように定義する。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「重なる」とは、複数の要素が接する場合に限定されず、複数の要素が別の要素を間に介在させて重なる場合を含み得る。「層」および「膜」とは、構成要素の区別のために便宜上使い分けられた用語であり、実質的に同じものを意味する。このため以下の説明において「層」および「膜」は、互いに読み替えられてよい。
【０００９】
＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向を、以下のように定義する。＋Ｘ方向は、後述するワード線ＷＬが延びた方向であり、後述する第２階段領域ＳＲ２から第１階段領域ＳＲ１に向かう方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向であり、後述する１つの分断部ＳＴから別の分断部ＳＴに向かう方向である（図７参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。＋Ｚ方向は、後述する積層体３０からビット線ＢＬに向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。
【００１０】
以下の説明では、＋Ｚ方向側を「上」、－Ｚ方向側を「下」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。＋Ｚ方向側は、「第１方向における第１側」の一例である。Ｘ方向は、「第２方向」の一例である。Ｙ方向は、「第３方向」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。以下に説明する図面では、一部の構成（例えば導電層）の数が模式的である場合がある。
（【００１１】以降は省略されています）

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