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公開番号2024088448
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203628
出願日2022-12-20
発明の名称半導体記憶素子およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20240625BHJP()
要約【課題】メモリセルの信頼性を向上させることのできる半導体記憶素子およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶素子は、積層体と半導体層と第1絶縁膜と第2絶縁膜と第3絶縁膜と第4絶縁膜とを備える。積層体は、絶縁層と導電層が交互に第1方向に沿って積層される。半導体層は、積層体内に第1方向に沿って配置される。第1絶縁膜は、積層体と半導体層との間に配置される。第2絶縁膜は、積層体と第1絶縁膜との間に配置される。第3絶縁膜は、積層体と第2絶縁膜との間に配置される。第4絶縁膜の第1部分は導電層と第3絶縁膜との間に配置され、第4絶縁膜の第2部分は導電層と絶縁層との間に配置される。第1部分における重水素の平均濃度は、第3絶縁膜における重水素の平均濃度よりも高い。第1部分における、軽水素濃度に対する重水素濃度の比率は、第3絶縁膜における、軽水素濃度に対する重水素濃度の比率よりも低い。
【選択図】図10
特許請求の範囲【請求項１】
絶縁層と導電層が交互に第１方向に沿って積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第２絶縁膜と、
前記積層体と前記第２絶縁膜との間に前記第１方向に沿って配置された第３絶縁膜と、
第１部分および第２部分を有する第４絶縁膜であって、前記第１部分は前記導電層と前記第３絶縁膜との間に配置され、前記第２部分は前記導電層と前記絶縁層との間に前記第１方向に交差する第２方向に沿って配置されかつ前記第１部分と接続する前記第４絶縁膜と、
を備え、
前記第１部分における重水素の平均濃度は、前記第３絶縁膜における重水素の平均濃度よりも高く、
前記第１部分における、軽水素濃度に対する重水素濃度の比率は、前記第３絶縁膜における、軽水素濃度に対する重水素濃度の比率よりも低い、半導体記憶素子。
続きを表示（約 1,300 文字）【請求項２】
前記第１部分および前記第３絶縁膜の少なくとも一方における、軽水素濃度に対する重水素濃度の比率は、１以上である、請求項１に記載の半導体記憶素子。
【請求項３】
前記第１部分および前記第３絶縁膜の少なくとも一方における、軽水素濃度に対する重水素濃度の比率は、１０以上である、請求項２に記載の半導体記憶素子。
【請求項４】
前記第２方向に沿って配置された第１配線をさらに備え、前記半導体層は前記第１配線に電気的に接続される請求項１記載の半導体記憶素子。
【請求項５】
前記第１絶縁膜は、酸窒化シリコンを含み、
前記第２絶縁膜は、窒化シリコンを含み、
前記第３絶縁膜は、酸化シリコンを含み、
前記第４絶縁膜は、酸化アルミニウムを含む、請求項１の半導体記憶素子。
【請求項６】
絶縁層と導電層が交互に第１方向に沿って積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された第２絶縁膜と、
前記積層体と前記第２絶縁膜との間に前記第１方向に沿って配置された第３絶縁膜と、
第１部分および第２部分を有する第４絶縁膜であって、前記第１部分は前記導電層と前記第３絶縁膜との間に配置され、前記第２部分は前記導電層と前記絶縁層との間に前記第１方向に交差する第２方向に沿って配置されかつ前記第１部分と接続する前記第４絶縁膜と、
を備え、
前記第１部分は、Ｈｉｇｈ－ｋ膜を有し、
前期Ｈｉｇｈ－ｋ膜における、軽水素濃度に対する重水素濃度の比率は、１０以上である、半導体記憶素子。
【請求項７】
犠牲層と絶縁層とが交互に第１方向に積層された積層体内に前記第１方向に沿った第１絶縁膜、第２絶縁膜、第３絶縁膜、および半導体層を前記第１方向に交差する第２方向に順次形成し、
前記犠牲層を除去するとともに前記絶縁層の除去された領域の表面に第４絶縁膜を形成し、
前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜、および、前記第４絶縁膜に重水素（Ｄ）を導入するように、重水素（Ｄ
２
）ガスおよび重水（Ｄ
２
Ｏ）を用いて、１０００℃以上の処理温度で保持時間が５秒以内のスパイクアニール処理を行う、
ことを具備する、半導体記憶素子の製造方法。
【請求項８】
前記スパイクアニール処理の処理温度は、前記スパイクアニール処理よりも後の製造工程における処理温度よりも高い、請求項７に記載の半導体記憶素子の製造方法。
【請求項９】
前記スパイクアニール処理における重水（Ｄ
２
Ｏ）のキャリアガスは、アルゴン（Ａｒ）または窒素（Ｎ
２
）を含む、請求項７に記載の半導体記憶素子の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶素子およびその製造方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体記憶装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に、ブロック絶縁膜、電荷蓄積膜、トンネル絶縁膜、および半導体層（チャネル層）を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積膜に保持される電荷の量を制御することでメモリセルにデータが記憶される。
【先行技術文献】
【特許文献】
【０００３】
特開２００４－１５８２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、メモリセルの信頼性を向上させることのできる半導体記憶素子およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶素子は、積層体と、半導体層と、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜と、を備える。積層体は、絶縁層と導電層が交互に第１方向に沿って積層される。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に第１方向に沿って配置される。第２絶縁膜は、積層体と第１絶縁膜との間に第１方向に沿って配置される。第３絶縁膜は、積層体と第２絶縁膜との間に第１方向に沿って配置される。第４絶縁膜は、第１部分および第２部分を有する。第１部分は導電層と第３絶縁膜との間に配置され、第２部分は導電層と絶縁層との間に第１方向に交差する第２方向に沿って配置されかつ第１部分と接続する。第１部分における重水素の平均濃度は、第３絶縁膜における重水素の平均濃度よりも高い。第１部分における、軽水素濃度に対する重水素濃度の比率は、第３絶縁膜における、軽水素濃度に対する重水素濃度の比率よりも低い。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体記憶素子の構造を示す斜視図。
第１実施形態の半導体記憶素子の製造方法を示す断面図。
第１実施形態の半導体記憶素子の製造方法を示す断面図。
第１実施形態の半導体記憶素子の製造方法を示す断面図。
第１実施形態の半導体記憶素子の製造方法を示す断面図。
第１実施形態の半導体記憶素子の製造方法における熱処理を説明する断面図。
第１実施形態の半導体記憶素子の製造方法における熱処理を説明する断面図。
図７に示す熱処理によってセル積層膜に導入される重水素の分布を示すグラフ。
セル積層膜における軽水素の濃度に対する重水素の濃度の濃度比率の分布を示すグラフ。
第１実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
第２実施形態の半導体記憶素子の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体記憶素子の構造を示す斜視図である。図１の半導体記憶素子は、例えば３次元型のＮＡＮＤメモリである。
【０００９】
図１の半導体記憶素子は、コア絶縁膜１と、チャネル半導体層２と、トンネル絶縁膜３と、電荷蓄積膜４と、ブロック絶縁膜５と、電極層６とを備えている。ブロック絶縁膜５は、絶縁膜５ａと、絶縁膜５ｂとを含んでいる。電極層６は、バリアメタル層６ａと、電極材層６ｂとを含んでいる。トンネル絶縁膜３、電荷蓄積膜４、およびブロック絶縁膜５は、セル積層膜とも呼ばれる。
【００１０】
本実施形態の半導体記憶素子は、基板上に複数の電極層と複数の絶縁層とが交互に積層されており、これらの電極層および絶縁層内にメモリホールＨ１が設けられている。図１は、これらの電極層のうちの１つの電極層６を示している。これらの電極層は例えば、ＮＡＮＤメモリのワード線として機能する。図１は、基板の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板の表面に垂直なＺ方向とを示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。
（【００１１】以降は省略されています）

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