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公開番号2024088367
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203500
出願日2022-12-20
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20240625BHJP()
要約【課題】好適な特性を有する電荷蓄積層を実現することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、複数の第1膜および複数の第1絶縁膜を第1方向に交互に含み、前記複数の第1膜の各々は、電極層と、前記電極層の上面、下面、および側面に設けられた第2絶縁膜とを含む、積層膜を備える。前記装置はさらに、前記複数の第1膜の側面に設けられ、前記第1方向に交差する第2方向において第1膜厚を有する複数の第1部分と、前記複数の第1絶縁膜の側面に設けられ、前記第2方向において前記第1膜厚より薄い第2膜厚を有する複数の第2部分と、を含む電荷蓄積層を備える。さらに、前記複数の第1部分のうちの少なくともいずれかの第1部分は、前記第1方向に第1幅を有し、前記複数の第1膜のうちの少なくともいずれかの第1膜は、前記第1方向に前記第1幅より短い第2幅を有する。
【選択図】図1
特許請求の範囲【請求項１】
複数の第１膜および複数の第１絶縁膜を第１方向に交互に含み、前記複数の第１膜の各々は、電極層と、前記電極層の上面、下面、および側面に設けられた第２絶縁膜とを含む、積層膜と、
前記複数の第１膜の側面に設けられ、前記第１方向に交差する第２方向において第１膜厚を有する複数の第１部分と、前記複数の第１絶縁膜の側面に設けられ、前記第２方向において前記第１膜厚より薄い第２膜厚を有する複数の第２部分と、を含む電荷蓄積層と、
前記電荷蓄積層の側面に設けられた半導体層とを備え、
前記複数の第１部分のうちの少なくともいずれかの第１部分は、前記第１方向に第１幅を有し、
前記複数の第１膜のうちの少なくともいずれかの第１膜は、前記第１方向に前記第１幅より短い第２幅を有する、
半導体装置。
続きを表示（約 560 文字）【請求項２】
前記複数の第１絶縁膜は、シリコンおよび酸素を含む、請求項１に記載の半導体装置。
【請求項３】
前記第２絶縁膜は、金属元素を含む、請求項１に記載の半導体装置。
【請求項４】
前記金属元素は、アルミニウムである、請求項３に記載の半導体装置。
【請求項５】
前記複数の第１部分はそれぞれ、前記複数の第１膜の側面に複数の第３絶縁膜を介して設けられている、請求項１に記載の半導体装置。
【請求項６】
前記半導体層は、前記電荷蓄積層の側面に第４絶縁膜を介して設けられている、請求項１に記載の半導体装置。
【請求項７】
前記電荷蓄積層は、シリコンおよび窒素を含む、請求項１に記載の半導体装置。
【請求項８】
前記電荷蓄積層はさらに、酸素を含む、請求項７に記載の半導体装置。
【請求項９】
前記電荷蓄積層内の酸素原子の個数は、前記電荷蓄積層内のシリコン原子、窒素原子、および酸素原子の個数の１２％以下である、請求項８に記載の半導体装置。
【請求項１０】
前記電荷蓄積層は、前記複数の第１膜の側面に連続して設けられている、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
３次元半導体メモリを製造する際、どのような特性を有する電荷蓄積層を形成するかが問題となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１５０５２５号公報
米国特許ＵＳ１０３０４８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適な特性を有する電荷蓄積層を実現することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、複数の第１膜および複数の第１絶縁膜を第１方向に交互に含み、前記複数の第１膜の各々は、電極層と、前記電極層の上面、下面、および側面に設けられた第２絶縁膜とを含む、積層膜を備える。前記装置はさらに、前記複数の第１膜の側面に設けられ、前記第１方向に交差する第２方向において第１膜厚を有する複数の第１部分と、前記複数の第１絶縁膜の側面に設けられ、前記第２方向において前記第１膜厚より薄い第２膜厚を有する複数の第２部分と、を含む電荷蓄積層を備える。前記装置はさらに、前記電荷蓄積層の側面に設けられた半導体層を備える。さらに、前記複数の第１部分のうちの少なくともいずれかの第１部分は、前記第１方向に第１幅を有し、前記複数の第１膜のうちの少なくともいずれかの第１膜は、前記第１方向に前記第１幅より短い第２幅を有する。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置の構造を示す断面図である。
第１実施形態の半導体装置の構造を示す拡大断面図である。
第１実施形態の半導体装置の製造方法を示す断面図(1/5)である。
第１実施形態の半導体装置の製造方法を示す断面図(2/5)である。
第１実施形態の半導体装置の製造方法を示す断面図(3/5)である。
第１実施形態の半導体装置の製造方法を示す断面図(4/5)である。
第１実施形態の半導体装置の製造方法を示す断面図(5/5)である。
第１実施形態の半導体装置の製造方法の詳細を示す断面図である。
第１実施形態の半導体装置の効果を説明するための断面図である。
第１実施形態の比較例の半導体装置の構造を示す断面図である。
第１実施形態の比較例の半導体装置の構造を示す拡大断面図である。
第１実施形態の比較例の半導体装置の製造方法を示す断面図である。
第２実施形態の半導体装置の構造を示す断面図である。
第２実施形態の半導体装置の構造を示す拡大断面図である。
第２実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。図１～図１５において、同一の構成には同一の符号を付し、重複する説明は省略する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、例えば３次元半導体メモリを備えている。
【０００９】
本実施形態の半導体装置は、基板１と、積層膜２と、複数の絶縁膜３と、柱状部４とを備えている。積層膜２は、複数の膜２ａおよび複数の膜２ｂを含んでいる。各膜２ａは、ブロック絶縁膜１１および電極層１２を含み、各膜２ａの電極層１２は、バリアメタル層１２ａおよび電極材層１２ｂを含んでいる。各膜２ｂは、絶縁膜１３および複数の絶縁膜１４を含んでいる。柱状部４は、複数のブロック絶縁膜２１と、電荷蓄積層２２と、トンネル絶縁膜２３と、チャネル半導体層２４と、コア絶縁膜２５とを含み、電荷蓄積層２２は、複数の外周電荷蓄積層２２ａおよび内周電荷蓄積層２２ｂを含んでいる。膜２ａは、第１膜の例である。膜２ｂ、ブロック絶縁膜１１、ブロック絶縁膜２１、トンネル絶縁膜２３、絶縁膜１３、および絶縁膜１４はそれぞれ、第１～第６絶縁膜の例である。内周電荷蓄積層２２ｂおよび外周電荷蓄積層２２ａはそれぞれ、第１および第２層の例である。
【００１０】
基板１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。Ｘ方向は、第２方向の例である。
（【００１１】以降は省略されています）

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