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公開番号2024074160
公報種別公開特許公報(A)
公開日2024-05-30
出願番号2022185262
出願日2022-11-18
発明の名称半導体記憶装置
出願人株式会社NSCore
代理人弁理士法人高橋・林アンドパートナーズ
主分類H10B 43/30 20230101AFI20240523BHJP()
要約【課題】ショットキー接合を含むトランジスタをメモリセルとして用いた半導体記憶装置において、その信頼性を向上すること。
【解決手段】ビット線対と、ソース線と、ワード線と、行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、メモリセルは、n型ウェルに形成された一対のp型のトランジスタ対であって、トランジスタの端子の一つはn型ウェル上に形成した金属薄膜からなるショットキー接合であり他の端子はソース線に接続されたことを特徴とする半導体記憶装置。
【選択図】図2
特許請求の範囲【請求項１】
列方向に配置され、それぞれが第１及び第２のビット線からなる複数のビット線対と、
列方向に配置された複数のソース線と、
行方向に配置された複数のワード線と、
行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、
前記複数のメモリセルの１つは、第１のｎ型ウェルに形成された第１及び第２のトランジスタからなる一対のトランジスタ対であって、前記第１のトランジスタのゲート及び前記第２のトランジスタのゲートはいずれも前記複数のワード線の１つである第１のワード線に接続され、前記第１のトランジスタの第１の端子は前記第１のｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり前記第１のビット線に接続され、前記第１のトランジスタの第２の端子は前記第１のｎ型ウェル上に形成したｐ型拡散層であり、前記第２のトランジスタの第１の端子は前記第１のｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり前記第２のビット線に接続され、前記第２のトランジスタの第２の端子は前記第１のｎ型ウェル上に形成したｐ型拡散層であり、前記第１のトランジスタの前記第２の端子と前記第２のトランジスタの前記第２の端子とは相互に接続されるとともに前記複数のソース線の１つに接続されたことを特徴とする半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
請求項１記載の半導体記憶装置において、さらに、
データ書き込みのため及びデータ読み出しのためのいずれにおいても、前記複数のワード線の１つを選択し、選択されたワード線に非選択とされたワード線よりも低い電圧を供給するワード線駆動回路と、
データ書き込みのために前記第１のビット線に前記第２のビット線よりも高い電圧を供給するビット線駆動回路と、
データ読み出しのために前記第１のトランジスタ２流れる電流と前記第２のトランジスタに流れる電流とを比較するセンスアンプ回路と、
を有することを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、前記複数のメモリセルの他の１つは、前記第１のｎ型ウェルとは電気的に分離された第２のｎ型ウェルに形成された第３及び第４のトランジスタからなる一対のトランジスタ対を含み、前記第３のトランジスタのゲート及び前記第４のトランジスタのゲートはいずれも前記第１のワード線に接続されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置において、さらに、前記第１のｎ型ウェルと前記第２のｎ型ウェルとに、異なった電圧を供給するウェル駆動回路とを有することを特徴とする半導体記憶装置。
【請求項５】
請求項３記載の半導体記憶装置において、前記複数のメモリセルのさらに他の１つは、前記第１のｎ型ウェル及び前記第２のｎ型ウェルのいずれとも電気的に分離された第３のｎ型ウェルに形成された第５及び第６のトランジスタからなる一対のトランジスタ対を含み、前記第５のトランジスタのゲート及び前記第６のトランジスタのゲートはいずれも前記第１のワード線とは異なる第２のワード線に接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置において、さらに、前記第１のｎ型ウェルと前記第３のｎ型ウェルとに、異なった電圧を供給するウェル駆動回路とを有することを特徴とする半導体記憶装置。
【請求項７】
請求項２記載の半導体記憶装置において、さらに、定電流源と、この定電流源に流れる電流をミラーするカレントミラー回路と、このカレントミラー回路に流れる電流を前記複数のソース線の１つに供給することを特徴とするソース線駆動回路とを有することを特徴とする半導体記憶装置。
【請求項８】
請求項２記載の半導体記憶装置において、さらに、電圧を制御するレジスタを有し、前記ワード線駆動回路は、前記レジスタに書き込まれた値に応じて制御された前記低い電圧を、データ読み出しのために前記選択されたワード線に供給することを特徴とする半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示の一実施形態は半導体記憶装置に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
本出願の発明者らは半導体記憶装置を開発してきた。この半導体記憶装置は、ｐ型基板上に形成したショットキー接合を有するトランジスタ対をメモリセルとして用い、アバランシェ・ホット・エレクトロンをトランジスタのゲート周辺の絶縁膜にトラップすることで、データを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持する。この半導体記憶装置は、（１）最小で数十ナノメートルから数ナノメートルのデザインルールのＣＭＯＳプロセスと整合的な製造工程を用いて、低コストで製造することができるとともに、（２）数ビットから数メガビット程度までの少中容量のデータを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持することが可能である。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００６／０１２５０４１号明細書
米国特許第９８９３２０８号明細書
米国特許第９９６６１４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示は、（１）最小で数十ナノメートルから数ナノメートルのデザインルールのＣＭＯＳプロセスと整合的な製造工程を用いて、低コストで製造することができる、（２）数ビットから数メガビット程度までの少中容量のデータを不揮発（Ｎｏｎｖｏｌａｔｉｌｅ）に保持することが可能である、という特徴を維持しつつ、大幅に信頼性を向上させた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、ビット線対と、ソース線と、ワード線と、行列状に配置された複数のメモリセルからなるメモリセルアレイを有し、メモリセルは、ｎ型ウェルに形成された一対のｐ型のトランジスタ対であって、トランジスタの端子の一つはｎ型ウェル上に形成した金属薄膜からなるショットキー接合であり他の端子はソース線に接続されたことを特徴とする半導体記憶装置である。
【図面の簡単な説明】
【０００６】
第１～第３の各実施形態に係る半導体記憶装置に用いるメモリセルを構成するトランジスタ対の一つの構成を示す図である。
第１の実施形態に係る半導体記憶装置の回路図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。
第１の実施形態に係る半導体記憶装置の読み出し動作期間におけるメモリセルを流れる電流量の違いを示した図である。
第１の実施形態に係る半導体記憶装置の読み出し動作期間における各ノードの電圧を示した図である。
第１の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。
第１の実施形態に係る半導体記憶装置のカラムスイッチの要素回路の回路図である。
第１の実施形態に係る半導体記憶装置のセンスアンプ回路の要素回路の回路図である。
第１の実施形態に係る半導体記憶装置のワード線駆動回路の要素回路の回路図である。
第２の実施形態に係る半導体記憶装置の回路図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。
第２の実施形態に係る半導体記憶装置のウェル電圧駆動回路の要素回路の回路図である。
第２の実施形態に係る半導体記憶装置のカラムスイッチの要素回路の回路図である。
第３の実施形態に係る半導体記憶装置の回路図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込みスタンバイ期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して書き込み動作期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して消去スタンバイ期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して消去動作期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧を示した図である。
第３の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。
第３の実施形態に係る半導体記憶装置のワード線駆動回路の要素回路の回路図である。
第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出しスタンバイ期間に供給される電圧を示した図である。
第４の実施形態に係る半導体記憶装置のメモリセルに対して読み出し動作期間に供給される電圧及び電流を示した図である。
第４の実施形態に係る半導体記憶装置のソース線駆動回路の要素回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、第一～第三の各実施形態に係る半導体記憶装置について、図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する構成要素に対して同一符号が付されており、重複する説明が省略される場合がある。以下に示す各実施形態は、各実施形態の技術的思想を具体化するための装置や方法を例示する。各実施形態の技術思想は、構成要素の材質、形状、構造、配置等を下記のものに限定しない。各実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【０００８】
［１メモリセルを構成するトランジスタの構造］
図１の左図は第一～第三の各実施形態に係る半導体記憶装置に用いるメモリセルを構成するトランジスタ対の一つのトランジスタ１７０の構成を示す図である。ｐ型不純物をドープしたシリコン単結晶からなるｐ型半導体基板１００（半導体基板に形成されたｐ型ウェルであってもよい。）にｎ型不純物をドープしたｎ型ウェル１１０が形成される。
【０００９】
トランジスタ１７０はｎ型ウェル１１０に形成される。トランジスタ１７０はｐ型拡散層１２０、金属層１３０、金属層１４０、ゲート電極１５０、サイドウェール１６０などから構成される。ｐ型不純物を拡散したｐ型拡散層１２０はｎ型ウェル１１０に形成される。金属層１３０がｐ型拡散層に形成される。金属層１４０は、ｐ型拡散層１２０と離間して、ｎ型ウェル１１０上にｐ型拡散層を介さずに形成される。金属層１３０及び金属層１４０は、ニッケルシリサイド（ＮｉＳｉ）層、コバルトシリサイド（ＣｏＳｉ）層、チタンシリサイド（ＴｉＳｉ）層、プラチナシリサイド（ＰｔＳｉ）層などから形成される。これらシリサイド層は、ニッケル、コバルト、チタン、プラチナといった金属薄膜を形成し、熱処理をすることによって、シリコン基板表面をシリサイド化して形成する。金属層１４０とｎ型ウェル１１０との間にショットキー接合が形成される。
【００１０】
図１の右図は、左図の構成のトランジスタ１７０の等価回路である。図のとおり、ｐ型ＭＯＳトランジスタ１７１とショットキーダイオード１７２が直列接続されている。ｐ型ＭＯＳトランジスタ１７１のｐ型チャネル反転層がショットキーダイオード１７２のアノード、金属層１４０がショットキーダイオード１７２のカソードとなる。また同時に、金属層１４０がショットキーダイオード１７３のアノードとなり、ｎ型ウェル１１０がショットキーダイオード１７３のカソードとなる。
（【００１１】以降は省略されています）

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