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公開番号2024080391
公報種別公開特許公報(A)
公開日2024-06-13
出願番号2022193540
出願日2022-12-02
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/40 20230101AFI20240606BHJP()
要約【課題】半導体記憶装置のサイズの増大を抑制する。
【解決手段】実施形態の半導体記憶装置は、基板を含む第1チップ1-1と、Z方向に第1チップ1-1と並び、第1チップ1-1に接する第2チップ1-2と、を備え、第2チップ1-2はメモリセルアレイ10を含み、第1チップ1-1に設けられる複数の第1貼合パッド39Bと、第2チップ1-2に設けられ、下面が複数の第1貼合パッド39Bの上面に接する複数の第2貼合パッド40Bと、基板に平行な面内において複数の第1貼合パッド39Bと並ぶ第1電極パッド39E-1と、基板に平行な面内において複数の第2貼合パッド40Bと並び、第1電極パッド39E-1とZ方向に互いに離れて並ぶ第2電極パッド40E-1と、第1電極パッド39E-1及び第2電極パッド40E-1によって挟まれる第1絶縁体層58-1、60-1と、を含む。
【選択図】図4
特許請求の範囲【請求項１】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップに設けられる複数の第１貼合パッドと、
前記第２チップに設けられ、下面が前記複数の第１貼合パッドの上面に接する複数の第２貼合パッドと、
前記基板の上面に平行な面内で、前記複数の第１貼合パッドと並んで設けられる第１電極パッドと、
前記基板の上面に平行な面内で、前記複数の第２貼合パッドと並んで設けられ、前記第１電極パッドと前記第１方向に互いに離れて並ぶ第２電極パッドと、
前記第１電極パッド、及び前記第２電極パッドによって前記第１方向に挟まれる第１絶縁体層と、
を含む、
半導体記憶装置。
続きを表示（約 660 文字）【請求項２】
前記基板の上面に平行な面内で、第１の絶縁体部分を介して、前記第１電極パッドと隣り合う第１ダミーパッドと、
前記基板の上面に平行な面内で、第２の絶縁体部分を介して、前記第２電極パッドと隣り合う第２ダミーパッドと、
をさらに備え、
前記第１ダミーパッドは、上方から見て、前記第１電極パッドの周囲を囲むように設けられ、
前記第２ダミーパッドは、上方から見て、前記第２電極パッドの周囲を囲むように設けられる、
請求項１記載の半導体記憶装置。
【請求項３】
前記第１ダミーパッドの上面は、前記第１電極パッドに隣接する側で、前記第１チップの上面よりも下方に位置する部分を含み、
前記第２ダミーパッドの下面は、前記第２電極パッドに隣接する側で、前記第２チップの下面よりも上方に位置する部分を含み、
前記第１電極パッドの上面は、前記第１チップの上面よりも下方に位置し、
前記第２電極パッドの下面は、前記第２チップの下面よりも上方に位置する、
請求項２記載の半導体記憶装置。
【請求項４】
上方から見て、前記第１電極パッドのサイズと、前記第２電極パッドのサイズとが異なる、
請求項１記載の半導体記憶装置。
【請求項５】
前記基板には回路が設けられ、
前記第１電極パッドの下面、及び前記第２電極パッドの上面はそれぞれ、前記回路に電気的に接続される、
請求項１記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－０５７５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置のサイズの増大を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板を含む第１チップと、上記基板の上面に垂直な第１方向に上記第１チップと並び、上記第１チップに接する第２チップと、を備え、上記第２チップは、上記第１方向に互いに離れて並ぶ複数の第１配線層、及び上記複数の第１配線層を貫通し、上記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、を含み、上記第１チップに設けられる複数の第１貼合パッドと、上記第２チップに設けられ、下面が上記複数の第１電極パッドの上面に接する複数の第２貼合パッドと、上記基板に平行な面内で、上記複数の第１貼合パッドと並んで設けられる第１電極パッドと、上記基板に平行な面内で、上記複数の第２貼合パッドと並んで設けられ、上記第１電極パッドと上記第１方向に互いに離れて並ぶ第２電極パッドと、上記第１電極パッド、及び上記第２電極パッドによって上記第１方向に挟まれる第１絶縁体層と、を含む。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図。
実施形態に係る半導体記憶装置が備える貼合パッド及び容量素子のＸＺ平面における断面構造の一例を示す断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための上面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第１変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図１６のＺ方向に沿ったＸＶＩＩ－ＸＶＩＩ線と同等の高さにおける半導体記憶装置の断面図。
第２変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第２変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図１８のＺ方向に沿ったＸＩＸ－ＸＩＸ線と同等の高さにおける半導体記憶装置の断面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための上面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２変形例に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
第４変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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