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公開番号2024088142
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203171
出願日2022-12-20
発明の名称量子デバイス
出願人日本電気株式会社
代理人個人,個人
主分類H10N 60/82 20230101AFI20240625BHJP()
要約【課題】複数の結合器を持つ量子ビットネットワークに対し信号品質等を確保可能とした配線を提供する。
【解決手段】量子デバイスは、複数の量子ビットJPO1～8と、各々に四つの量子ビットが接続される複数の結合器1～3と、各量子ビットへ容量結合する第1のライン及び誘導結合する第2のラインと、各結合器へ容量結合する第3のライン及び誘導結合する第4のラインと、を基板上の配線層に備える。複数の第1、第2のラインと、複数の第3、第4のラインの配線パタンとして、第1、第3のラインのうちから重複も含めて選択された2本の間に、第2、第4のラインのうちいずれか1本が配置されている3本のラインの各パタンと、第1のラインと第3のラインのうちの1本の両側に、第2のラインと第4のラインのうちから重複も含めて選択された2本が配置されている3本のラインの各パタンと、のうちの少なくとも一つのパタンを含む。
【選択図】図12
特許請求の範囲【請求項１】
複数の量子ビットと、
複数の結合器であって、各々には、四つの前記量子ビットが接続される、複数の結合器と、
各量子ビットへ容量的に結合する第１のラインと、
各量子ビットへ誘導的に結合する第２のラインと、
各結合器へ容量的に結合する第３のラインと、
各結合器へ誘導的に結合する第４のラインと、
を基板上の配線層に備え、
前記複数の量子ビットにそれぞれ結合する複数の前記第１のラインおよび複数の前記第２のラインと、前記複数の結合器にそれぞれ結合する複数の前記第３のラインおよび複数の前記第４のラインの配線パタンとして
前記第１のラインと前記第３のラインのうちから重複も含めて選択された２本の間に、前記第２のラインと前記第４のラインのうちいずれか１本が配置されている、３本のラインの各パタンと、
前記第１のラインと前記第３のラインのうちの１本の両側に、前記第２のラインと前記第４のラインのうちから重複も含めて選択された２本が配置されている、３本のラインの各パタン、
のうちの少なくとも一つのパタンを含む、量子デバイス。
続きを表示（約 1,900 文字）【請求項２】
前記量子ビットは、少なくとも二つのアームを有する電極を有し、
前記第２のラインは、前記アームのうちの一つのアームに設けられた第１の超伝導量子干渉デバイスに誘導的に結合し、
前記第１のラインは、前記一つのアーム又は前記一つのアームとは別のアームと容量的に結合する、請求項１記載の量子デバイス。
【請求項３】
前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインの少なくとも一つは、前記結合器と前記量子ビットよりも、前記配線層の外縁側に他の前記量子ビット及び／又は前記結合器が配設されている場合、前記外縁側の前記量子ビット又は前記結合器の間を延伸され前記配線層の外縁の第１の端子、第２の端子、第３の端子、および第４の端子の少なくとも一つに接続されている、請求項１記載の量子デバイス。
【請求項４】
前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインの少なくとも一つは、前記外縁側の前記量子ビット及び／又は前記結合器の間を抜け出た領域で延伸方向の角度を変え、前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインの少なくとも一つに隣接するラインとの間の距離を確保してなる、請求項３記載の量子デバイス。
【請求項５】
近傍の他の前記量子ビットと他の前記結合器で塞がれ、前記配線層の外縁へ至る配線経路がない前記結合器と前記量子ビットに対して、立体配線にて、前記配線層の外縁の第１の端子、第２の端子、第３の端子、および第４の端子に至る前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインをそれぞれ配線する、請求項１記載の量子デバイス。
【請求項６】
互いに対向する第１の辺と第２の辺の各辺に沿って前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインに接続する第１の端子、第２の端子、第３の端子、および第４の端子とが配置され、
前記第１の辺と前記第２の辺の前記第１の端子、前記第２の端子、前記第３の端子、および前記第４の端子の列の間には、四つの前記量子ビットと前記結合器とを単位構造として有し、前記単位構造を構成する前記四つの量子ビットのうち少なくとも一つの量子ビットが一又は複数の他の前記単位構造と共有されたネットワーク回路が配設されており、前記第１、第２の辺に平行な方向にスケールアウト可能とされた量子チップを有する、請求項１記載の量子デバイス。
【請求項７】
前記量子チップにおいて、前記第１の辺と前記第２の辺に対向配置された前記単位構造よりも内側に配置された前記結合器と前記量子ビットのそれぞれの前記第１のライン、前記第２のライン、前記第３のライン、および前記第４のラインの結合ポートは、前記量子チップに対向して配置される配線チップの配線層に、それぞれバンプで接続され、配線チップの前記配線層での配線の引き回しが行われ、前記配線チップの前記配線層からバンプで前記量子チップの配線層への接続が行われ、前記第１、第２の辺の前記第１の端子、前記第２の端子、前記第３の端子、および前記第４の端子に接続される、請求項６記載の量子デバイス。
【請求項８】
四つの前記量子ビットと前記結合器とからなる単位構造を複数有し、前記単位構造が、前記単位構造を構成する前記四つの量子ビットのうち少なくとも一つの量子ビットを一又は複数の他の前記単位構造と共有した量子アニーリングマシンを構成してなる、請求項１に記載の量子デバイス。
【請求項９】
前記結合器が、対向する電極間に接続され、ループ内に少なくとも二つのジョセフソン接合を配置した第２の超伝導量子干渉デバイスを備え、
前記結合器の前記第３のラインは、前記対向する電極の一方に容量的に結合され、
前記結合器の前記第４のラインには直流電流が印加され前記第２の超伝導量子干渉デバイスを直流磁束バイアスする、請求項１に記載の量子デバイス。
【請求項１０】
前記量子ビットは、ループ内に少なくとも二つのジョセフソン接合を配置した第１の超伝導量子干渉デバイスを含む共振器を備え、
前記第２のラインには、前記第１の超伝導量子干渉デバイスを直流磁束バイアスする直流バイアス信号と、前記第１の超伝導量子干渉デバイスを交流バイアスして前記共振器をパラメトロン発振させるマイクロ波信号が印加される、請求項１乃至９のいずれか１項に記載の量子デバイス。

発明の詳細な説明【技術分野】
【０００１】
本発明は超伝導回路を備えた量子デバイスに関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
超伝導量子回路からなる量子ビットは、一般に、高抵抗半導体基板に蒸着された超伝導材料の平面回路と、ジョセフソン接合、あるいはジョセフソン接合を含む超伝導量子干渉デバイス(superconducting quantum interference device, SQUID)等の非線形インダクタから構成される。
【０００３】
量子ビットを組み合わせた量子計算には、量子ビット同士の結合（二体・四体結合等）、各ビットの量子状態の初期設定を行うための入力ライン、量子状態を読み出すための出力ライン、ＳＱＵＩＤ等を備える量子ビットの共振周波数を調整するためのポンプラインが必要である。量子ビットを反射型の配置にして入力ラインと出力ラインを入出力（ＩＯ）ラインとして統合した方式や、複数の量子ビットの各量子ビットに読み出し用共振器を備え、単一の出力ライン（読み出しライン）に複数の読み出し用共振器を接続し多重読み出しを行う方式が広く用いられている（非特許文献２、３）。
【０００４】
アニーリング型量子コンピュータの研究分野において、ジョセフソンパラメトリック発振器(Josephson Parametric Oscillator：JPO)を四体相互作用により結合したネットワークが提案されている(非特許文献１)。なお、ＪＰＯは非特許文献１のＪＰＡ（Josephson Parametric Amplifier）に相当する。
【０００５】
ＪＰＯは、ＳＱＵＩＤに相互インダクタンスで結合（誘導結合）したポンプラインにＤＣ（Direct Current）電流を印加することで共振周波数を調整することが可能である。ポンプラインにポンプ波（ＡＣ(Alternating current)電流）を印加することで励振により、出力シグナル波（ポンプ波の半分の周波数）が入出力（ＩＯ）ラインから出力される。出力シグナル波の相対位相はＪＰＯの発振状態に依存し、該発振状態を入力シグナル波で制御できる。
【０００６】
ＪＰＯを、図１５（ｂ）に示すように、ピラミッド状の四角格子のパタンで配置し、論理ビットの積を物理ビットとして冗長的に埋め込むことにより、疎結合な物理ビットの結合により全結合な論理ビットからなるイジング（Ｉｓｉｎｇ）問題を表現することが可能である。図１５（ａ）、（ｂ）は、非特許文献１のFigure 4(Physical realization of the LHZ scheme)のｂとｃに基づく図である。LHZ（Lechner、Hauke、Zollerに由来）方式は、最適化問題が、多数のイジング・スピン間の長距離相互作用の制御を要するという課題を、局所相互作用のグラフにマッピングすることで解決している。N個の論理スピンの対は、M=N（N-1）/2の物理スピンにマップされる。論理スピン対J
i
、J
j
(i≠j=1,…,N)は物理スピンJ'
i,j
にマッピングされ（J'
i,j
＝J
i
×J
j
）、J'
i,j
はJ'
k
に符号化される（例えばJ'
1,5
はJ'
1
、J'
2,5
はJ'
3
、…に符号化される）。図１５（ａ）に、N＝5の論理スピンの全結合（fully connected）型イジング・スピンのグラフ構造を示す。図１５（ｂ）は、図１５（ａ）のN=5の論理スピンの全結合（fully connected）型イジング・スピンのグラフ構造において、M＝10の物理スピンにマップした図である。丸印〇は、非線形素子（非線形インダクタ）としてジョセフソン接合を含む結合器を表しており、これに容量結合する四つの長方形は量子ビット（ＪＰＯ）を表しており、これらが基本ユニット（"Plaquette"）を構成している。なお、図１５（ｂ）において、最底辺の下の三つの物理ビットは固定ビット（スピン固定）である。
【先行技術文献】
【非特許文献】
【０００７】
S. Puri, et al., “Quantum annealing with all-to-all connected nonlinear oscillators,” Nature Communications 8(1), June 2017
Evan Jeffrey, et al.,“ Fast Scalable State Measurement with Superconducting Qubits,” Phys. Rev. Lett. 112, 190504, 15 May 2014
Johannes Heinsoo et. al. “Rapid High-fidelity Multiplexed Readout of Superconducting Qubits,” Phys. Rev. Applied 10, 034040」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本開示によれば、複数の結合器を持つ量子ビットのネットワークに対して信号品質等を向上可能とした配線を備えた量子デバイスを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本開示によれば、複数の量子ビットと、複数の結合器であって、各々には、四つの前記量子ビットが接続される、複数の結合器と、各量子ビットへ容量的に結合する第１のラインと、各量子ビットへ誘導的に結合する第２のラインと、各結合器へ容量的に結合する第３のラインと、各結合器へ誘導的に結合する第４のラインと、を基板上の配線層に備え、前記複数の量子ビットにそれぞれ結合する複数の前記第１のラインおよび複数の前記第２のラインと、前記複数の結合器にそれぞれ結合する複数の前記第３のラインおよび複数の前記第４のラインの配線パタンとして、前記第１のラインと前記第３のラインのうちから重複も含めて選択された２本の間に、前記第２のラインと前記第４のラインのうちいずれか１本が配置されている、３本のラインの各パタンと、前記第１のラインと前記第３のラインのうちの１本の両側に、前記第２のラインと前記第４のラインのうちから重複も含めて選択された２本が配置されている、３本のラインの各パタン、のうちの少なくとも一つのパタンを含む量子デバイスが提供される。
【発明の効果】
【００１０】
本開示によれば、複数の結合器を持つJPOのネットワークに対して信号品質を向上可能とした配線の量子デバイスを提供することができる。
【図面の簡単な説明】
（【００１１】以降は省略されています）

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