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公開番号2024087524
公報種別公開特許公報(A)
公開日2024-07-01
出願番号2022202388
出願日2022-12-19
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240624BHJP()
要約【課題】ワード線の電圧制御性を改善可能なメモリを提供する。
【解決手段】メモリは、第1方向に積層され互いに絶縁された第1導電層と第1導電層内に第1方向に延びる第1柱状部とを含み、メモリセルが形成される第1領域を備える。第2領域は第1方向に積層され互いに絶縁された第2導電層と第2導電層内において第1方向に延びる第2柱状部とを含み、メモリセルが形成される。第3領域は第1方向に積層され互いに絶縁された第3導電層を含み、第1導電層と第2導電層との間に設けられる。スイッチは第1～第3領域の第1方向に設けられ、第1～第3領域の配列方向に配列される。第1コンタクトは第3導電層とスイッチとの間に電気的に接続される。第3導電層は、第1領域と第2領域との間の第3領域の中間部においてスイッチに最も近く、かつ、中間部よりも第1または第2領域に近い端部においてスイッチから離れるように階段状に構成される。
【選択図】図3
特許請求の範囲【請求項１】
第１方向に積層され互いに絶縁された複数の第１導電層と、前記複数の第１導電層内において前記第１方向に延びる第１柱状部とを含み、前記複数の第１導電層と前記第１柱状部との交差点にメモリセルが形成される第１領域と、
前記第１方向に積層され互いに絶縁された複数の第２導電層と、前記複数の第２導電層内において前記第１方向に延びる第２柱状部とを含み、前記複数の第２導電層と前記第２柱状部との交差点にメモリセルが形成される第２領域と、
前記第１方向に積層され互いに絶縁された複数の第３導電層を含み、前記複数の第１導電層と前記複数の第２導電層との間に設けられた第３領域と、
前記第１～第３領域の前記第１方向に設けられ、前記第１～第３領域の配列方向に配列された複数のスイッチと、
前記複数の第３導電層と前記複数のスイッチとの間に電気的に接続される複数の第１コンタクトとを備え、
前記複数の第３導電層は、前記第１領域と前記第２領域との間の前記第３領域の中間部において前記複数のスイッチに最も近く、かつ、前記中間部よりも前記第１または第２領域に近い端部において前記複数のスイッチから離れるように階段状に構成されている、半導体記憶装置。
続きを表示（約 1,300 文字）【請求項２】
前記複数の第３導電層は、前記複数の第１導電層と前記複数の第２導電層との間を電気的に接続する第４領域と、前記複数の第１コンタクトに接続される第５領域とを含み、
前記第５領域が前記中間部に近い前記第３導電層ほど、前記複数のスイッチのうち前記中間部に近いスイッチに電気的に接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記第５領域が前記端部に近い前記第３導電層ほど、前記複数のスイッチの配列の端のスイッチに電気的に接続される、請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第１コンタクトと前記複数のスイッチのそれぞれの間に電気的に接続され、前記配列方向へ延伸する複数の第１配線をさらに備え、
前記中間部に近い前記第５領域に電気的に接続された前記第１配線は、前記端部に近い前記第５領域に電気的に接続された前記第１配線よりも短い、請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第３導電層と前記第１または第２導電層との間の前記第４領域の長さは、前記複数のスイッチに近くよりも前記複数のスイッチから遠い位置において短い、請求項２または請求項３に記載の半導体記憶装置。
【請求項６】
前記複数の第１～第３導電層は、それぞれ前記第１方向に積層された第１積層グループと第２積層グループとに分かれており、
前記第１積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は、前記第４領域を有さず、
前記第２積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は、前記第４領域を有さない、請求項２または請求項３に記載の半導体記憶装置。
【請求項７】
前記第１積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は電気的に浮遊状態であり、
前記第２積層グループの前記複数の第３導電層のうち前記複数のスイッチに最も近い前記第３導電層は電気的に浮遊状態である、請求項６に記載の半導体記憶装置。
【請求項８】
前記第１積層グループの前記複数の第１導電層のうち前記複数のスイッチに最も近い第１最上層と前記第１積層グループの前記複数の第２導電層のうち前記複数のスイッチに最も近い第２最上層との間を電気的に接続する第２配線と、
前記第２積層グループの前記複数の第１導電層のうち前記複数のスイッチに最も近い第３最上層と前記第２積層グループの前記複数の第２導電層のうち前記複数のスイッチに最も近い第４最上層との間を電気的に接続する第３配線と、をさらに備える、請求項６に記載の半導体記憶装置。
【請求項９】
前記第２配線と前記第１最上層との間に設けられた第２コンタクトと、
前記第２配線と前記第２最上層との間に設けられた第３コンタクトと、
前記第３配線と前記第３最上層との間に設けられた第４コンタクトと、
前記第３配線と前記第４最上層との間に設けられた第５コンタクトとをさらに備える、請求項８に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このようなメモリセルアレイでは、ワード線の電圧制御性を改善させることが求められている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－０４８３７１号公報
米国特許第１０９１０３９５号
米国特許第１１３０２６３４号
米国特許第１１１３９２３７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ワード線の電圧制御性を改善させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１方向に積層され互いに絶縁された複数の第１導電層と、複数の第１導電層内において第１方向に延びる第１柱状部とを含み、複数の第１導電層と第１柱状部との交差点にメモリセルが形成される第１領域を備える。第２領域は、第１方向に積層され互いに絶縁された複数の第２導電層と、複数の第２導電層内において第１方向に延びる第２柱状部とを含み、複数の第２導電層と第２柱状部との交差点にメモリセルが形成される。第３領域は、第１方向に積層され互いに絶縁された複数の第３導電層を含み、複数の第１導電層と複数の第２導電層との間に設けられている。複数のスイッチは、第１～第３領域の第１方向に設けられ、第１～第３領域の配列方向に配列されている。複数の第１コンタクトは、複数の第３導電層と複数のスイッチとの間に電気的に接続される。複数の第３導電層は、第１領域と第２領域との間の第３領域の中間部において複数のスイッチに最も近く、かつ、中間部よりも第１または第２領域に近い端部において複数のスイッチから離れるように階段状に構成されている。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路構成の一例を示す図。
第１実施形態に係る半導体記憶装置の構成例を示す断面図。
メモリセルアレイのメモリセルの構成例を示す模式断面図。
メモリセルアレイのメモリセルの構成例を示す模式断面図。
接続領域およびメモリセルアレイのレイアウトを示す概略平面図。
或るブロックの接続領域の概略を示す斜視図。
或るブロックの接続領域の概略を示す斜視図。
ワード線の構成例を示す断面図。
ワード線の構成例を示す斜視図。
スイッチの配列とワード線の積層グループとの対応関係を示す概略図。
スイッチおよびワード線の位置関係を示す概念図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。
【０００９】
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
（【００１１】以降は省略されています）

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