特許ウォッチ

公開番号2024088506
公報種別公開特許公報(A)
公開日2024-07-02
出願番号2022203724
出願日2022-12-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 41/50 20230101AFI20240625BHJP()
要約【課題】コンタクトを的確に形成することが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、複数の第1の導電層21aを含む第1の積層部分20aと、複数の第2の導電層21bを含む第2の積層部分20bとを含む積層体20と、第1の端部20E1を覆う第1の層間絶縁層51と、第2の端部20E2を覆う第2の層間絶縁層52と、第1の方向に対して垂直な面に沿って平坦状に広がる第1の部分61aを含み、第1の層間絶縁層の材料及び第2の層間絶縁層の材料とは主成分が異なる材料で形成された第1のストッパー絶縁層61と、第2の層間絶縁層、第1のストッパー絶縁層の第1の部分及び第1の層間絶縁層を貫通して、異なる第1の導電層にそれぞれ接続された複数の第1のコンタクト81aと、第2の層間絶縁層を貫通して、異なる第2の導電層にそれぞれ接続された複数の第2のコンタクト82aと、を備える。
【選択図】図3
特許請求の範囲【請求項１】
第１の方向に互いに離間して積層された複数の第１の導電層を含み、前記第１の方向と交差する第２の方向に沿って階段状に加工された第１の端部を有する第１の積層部分と、前記第１の積層部分の上層側に設けられ、前記第１の方向に互いに離間して積層された複数の第２の導電層を含み、前記第１の端部と前記第２の方向に並び前記第２の方向に沿って階段状に加工された第２の端部を有する第２の積層部分と、を含む積層体と、
それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、
前記第１の端部を覆う第１の層間絶縁層と、
前記第１の層間絶縁層の上層側に設けられ、前記第２の端部を覆う第２の層間絶縁層と、
前記第１の層間絶縁層と前記第２の層間絶縁層との間であって且つ前記第１の端部の上方に少なくとも設けられ、前記第２の方向における前記第１の端部全体を通した前記第１の端部の上方で前記第１の方向に対して垂直な面に沿って平坦状に広がる第１の部分を含み、前記第１の層間絶縁層の材料及び前記第２の層間絶縁層の材料とは主成分が異なる材料で形成された第１のストッパー絶縁層と、
前記第２の層間絶縁層の上層側であって且つ前記第２の端部の上方に設けられた第１の部分を少なくとも含み、前記第１の層間絶縁層の前記材料及び前記第２の層間絶縁層の前記材料とは主成分が異なる材料で形成された第２のストッパー絶縁層と、
前記第２の層間絶縁層、前記第１のストッパー絶縁層の前記第１の部分及び前記第１の層間絶縁層を貫通して、前記複数の第１の導電層の中の異なる第１の導電層にそれぞれ接続された複数の第１のコンタクトと、
前記第２のストッパー絶縁層の前記第１の部分及び前記第２の層間絶縁層を貫通して、前記複数の第２の導電層の中の異なる第２の導電層にそれぞれ接続された複数の第２のコンタクトと、
を備えることを特徴とする半導体記憶装置。
続きを表示（約 720 文字）【請求項２】
前記第１の層間絶縁層を貫通せずに、前記第２の層間絶縁層及び前記第１のストッパー絶縁層の前記第１の積層部分の最上面に沿って設けられた部分を貫通して、前記複数の第１の導電層の中の最上の第１の導電層に接続された第３のコンタクトをさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の端部に沿って設けられた第１の部分を含み、前記第１の層間絶縁層の前記材料及び前記第２の層間絶縁層の前記材料とは主成分が異なる材料で形成された第３のストッパー絶縁層をさらに備え、
前記第１のストッパー絶縁層は、前記第２の端部に沿って設けられた第２の部分をさらに含み、
前記複数の第１のコンタクトは、前記第３のストッパー絶縁層の前記第１の部分をさらに貫通し、
前記複数の第２のコンタクトは、前記第１のストッパー絶縁層の前記第２の部分をさらに貫通する
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２のストッパー絶縁層は、前記第１のストッパー絶縁層を介した前記第１の端部の上方には設けられていない
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第２のストッパー絶縁層は、前記第２の積層部分の最上面に沿って設けられた第２の部分をさらに含み、
前記装置は、前記第２のストッパー絶縁層の前記第２の部分を貫通して、前記複数のピラー構造中の前記半導体層にそれぞれ接続された複数の第４のコンタクトをさらに備える
ことを特徴とする請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
複数のメモリセルが垂直方向に積層された構造を有する３次元型の不揮発性半導体記憶装置では、メモリセルの積層数が増加するにしたがって、メモリセルから延伸する配線に接続されるコンタクトを的確に形成することが難しくなってくる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１３８９４１号公報
特開２０２２－９６７１６号公報
米国特許出願公開第２０１９／０００６３８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンタクトを的確に形成することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、第１の方向に互いに離間して積層された複数の第１の導電層を含み、前記第１の方向と交差する第２の方向に沿って階段状に加工された第１の端部を有する第１の積層部分と、前記第１の積層部分の上層側に設けられ、前記第１の方向に互いに離間して積層された複数の第２の導電層を含み、前記第１の端部と前記第２の方向に並び前記第２の方向に沿って階段状に加工された第２の端部を有する第２の積層部分と、を含む積層体と、それぞれが前記積層体内を前記第１の方向に延伸する半導体層を含む複数のピラー構造と、前記第１の端部を覆う第１の層間絶縁層と、前記第１の層間絶縁層の上層側に設けられ、前記第２の端部を覆う第２の層間絶縁層と、前記第１の層間絶縁層と前記第２の層間絶縁層との間であって且つ前記第１の端部の上方に少なくとも設けられ、前記第２の方向における前記第１の端部全体を通した前記第１の端部の上方で前記第１の方向に対して垂直な面に沿って平坦状に広がる第１の部分を含み、前記第１の層間絶縁層の材料及び前記第２の層間絶縁層の材料とは主成分が異なる材料で形成された第１のストッパー絶縁層と、前記第２の層間絶縁層の上層側であって且つ前記第２の端部の上方に設けられた第１の部分を少なくとも含み、前記第１の層間絶縁層の前記材料及び前記第２の層間絶縁層の前記材料とは主成分が異なる材料で形成された第２のストッパー絶縁層と、前記第２の層間絶縁層、前記第１のストッパー絶縁層の前記第１の部分及び前記第１の層間絶縁層を貫通して、前記複数の第１の導電層の中の異なる第１の導電層にそれぞれ接続された複数の第１のコンタクトと、前記第２のストッパー絶縁層の前記第１の部分及び前記第２の層間絶縁層を貫通して、前記複数の第２の導電層の中の異なる第２の導電層にそれぞれ接続された複数の第２のコンタクトと、を備える。
【図面の簡単な説明】
【０００６】
第１の実施形態に係る半導体記憶装置の全体的な配置構成を模式的に示した図である。
第１の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した平面パターン図である。
第１の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置のメモリ領域の構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置のメモリセル部の詳細な構成を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第１の実施形態に係る半導体記憶装置において、アライメントずれが生じたときのコンタクトのパターンの形状を模式的に示した図である。
第１の実施形態に係る半導体記憶装置において、アライメントずれが生じたときのコンタクトの形状を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した平面パターン図である。
第２の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第２の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した平面パターン図である。
第３の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第３の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第４の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した平面パターン図である。
第４の実施形態に係る半導体記憶装置のメモリ領域及び階段領域の構成を模式的に示した断面図である。
第４の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第４の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第４の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
第４の実施形態に係る半導体記憶装置の製造方法の一部を模式的に示した断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性の半導体記憶装置の全体的な配置構成を模式的に示した図である。なお、図１及び他の図に示されたＸ方向、Ｙ方向及びＺ方向は互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は互いに直交している。
【０００９】
図１に示すように、本実施形態に係る半導体記憶装置は、メモリ領域１００及び階段領域２００を含んでおり、メモリ領域１００及び階段領域２００は同一の半導体基板上に設けられている。
【００１０】
メモリ領域１００には、３次元構造を有するＮＡＮＤ型の不揮発性メモリセルアレイが設けられている。具体的には、半導体基板に対して垂直な方向（Ｚ方向）に配列された複数のメモリセル及び複数の選択トランジスタによってＮＡＮＤストリングが構成されている。
（【００１１】以降は省略されています）

関連特許